FPGA和CPLD-可编程逻辑器件-第198页-面包板社区

 

FPGA/CPLD

首页 FPGA/CPLD

特权ilove314 2013-4-21 20:07: 【博客大赛】CMOS Sensor接口时序约束--下; CMOS Sensor接口时序约束我们再看看PCB的走线情况，算算余下和PCB走线有关的延时。如图所示，这是PCLK和D 在SF-CY3核心板上的走线。如图所 ...; 2110 17 1 18

cmos 博客大赛时序约束 sensor

pengchengcheng082_593158939 2013-4-20 08:57: New beginning; 博客——书写成长的过程人因梦想而伟大; 987 9 0 9

博客 in 梦想 ni

coyoo 2013-4-19 13:26: 【博客大赛】基于FPGA的TDC那些事之数字自动校准; 基于 FPGA 的 TDC 那些事之自动校准王敏志概述基于 Delay Line 的 TDC 精度都会随着温度电压 ...; 7436 25 5 12

fpga 博客大赛 tdc

sunyzz 2013-4-19 09:22: 【博客大赛】Modelsim-Debussy联合使用; Debussy是一款非常优秀的软件，可以查看仿真波形，代码对应的硬件结构，提取代码中的状态机，等等，只要你用过一次，会觉得其他软件弱爆了。。。 1、把Deb ...; 1342 16 3 19

博客大赛 modelsim，debussy

用户1653939 2013-4-18 10:21: 在verilog设计中实例化VHDL单元; 在verilog设计中实例化VHDL单元。如果是实例化一个VHDL实体，首先声明一个与你要实例化的VHDL实体同名的module名字，形成一个一般的verilog ...; 997 17 0 17

verilog

Hoki 2013-4-17 20:30: 【博客大赛】u-boot image生成; 这节介绍一下如何生成 u-boot image 文件，在 SDK 软件中点击 Xilinx Tools→Create Boot Image 工具即可生成，但是生成 image 文件需 ...; 1872 21 0 21

uboot 博客大赛

用户313737 2013-4-16 11:40: [博客大赛]在Modelsim中使用脚本进行仿真【一】—— 在ModelSim中添加Xilinx仿真库; 在对FPGA的设计进行仿真的过程中，调用脚本进行仿真比直接使用GUI更方便。在使用之前，我们需要将Xilinx ISE仿真库文件加载至Modelsim中，这里使用ISE自 ...; 1842 13 0 13

xilinx 博客大赛 modelsim库

用户313737 2013-4-16 11:40: [博客大赛]在Modelsim中使用脚本进行仿真【二】—— 常用脚本命令; 加载Xilinx仿真库之后，下面编写脚本进行仿真，这里附上常用的脚本命令，以供参考：文件名：simulation.do /***************** ...; 1758 15 0 15

库仿真 ip 博客大赛

用户1669062 2013-4-16 10:23: 关于ISE中使用DSP48 marco的问题; 在ISE14.2中使用IP核，在Core Generator中新建工程，选用Virtex-5的板子，型号为xc5vlx110t-1ff1136，然后找到DSP48 marco，配置参数，生成IP核后，在Verilog ...; 5464 16 13 29

ip ise dsp48_macro 输入c 右移

用户313737 2013-4-15 23:40: 脉冲展宽与压缩电路【Verilog HDL】; 采用时钟计数方法实现的单稳态脉冲展宽电路，能够有效、方便地对输入脉冲进行展宽和压缩。单稳态展宽电路的主要功能组成部件是单稳态触发器。单稳态触发器的 ...; 10864 14 3 17

电路脉冲时钟触发

用户313737 2013-4-15 23:34: 【转】FPGA中常犯设计错误列表; 这是一个在设计中常犯的错误列表，这些错误常使得你的设计不可靠或速度较慢，为了提高你的设计性能和提高速度的可靠性，你必须确定你的设计通过所有 ...; 1392 15 0 15

设计时序寄存器时钟路径

用户313737 2013-4-15 21:02: 【转】modelsim使用命令; 下面是我们的Tcl仿真步骤：启动ModelSim SE, 首先看到在在ModelSim SE右边的窗口有ModelSim 这样的提示符。在提示符后，顺序运行以下命令： ...; 1462 15 0 15

仿真模块

coyoo 2013-4-15 16:22: 【博客大赛】基于FPGA的TDC那些事之精度; 基于 FPGA 的 TDC 那些事之精度王敏志概述 TDC 的精度是我们设计 TDC 时最关注的因素，那么如 ...; 7444 18 1 19

博客大赛 tdc

用户1539618 2013-4-15 14:28: [博客大赛]ChipScope的两种使用方法; ChipScope 的两种使用方法 ChipScope 是 xilinx 提供的调试工具，在国内教材中普遍介绍的使用方法都是直接在 ise 工程中添加相关的 ip ...; 10483 4 4 8

fpga 博客大赛

sunyzz 2013-4-15 09:26: 【博客大赛】为什么在Verilog设计中一定要用同步而不能用异步时序逻辑; 同步时序逻辑是指表示状态的寄存器组的值只可能在唯一确定的触发条件发生时刻改变。只能由时钟的正跳沿或负跳沿触发的状态机就是一例。always @(posedge clock) ...; 1449 12 0 12

博客大赛

1 ... 194 195 196 197198199 200 201 ... 500 / 500 页下一页

关闭站长推荐

上一条

/3

下一条