FPGA和CPLD-可编程逻辑器件-第202页-面包板社区

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用户1501359 2013-1-19 22:54: DSP硬件实现的优化(五)—输入数据带缺口时反馈环路的优化; 在通信数字信号处理中，经常会遇到带有反馈环路的设计。例如数字时钟恢复或者自适应均衡滤波器。该类设计的基础都是对输入数据进行滤波或者均衡，调相 ...; 1442 6 0 6

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用户435631 2013-1-17 19:39: xilinxFPGA入门教程--二输入与门; 开发环境硬件： SPARTAN XC3S700A 软件： ISE11.1 1 二输入与门实例开发步骤 1.1 新建工程双击 ISE 图标，打开软件，新 ...; 2075 13 1 14

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FPGADeveloper 2013-1-17 13:32: 评论：@T_liber's Blog 博客中提到的“Altera的几个常用的Synthesis attributes”; 不错; 797 8 0 8

FPGADeveloper 2013-1-17 13:32: 评论：@T_liber's Blog 博客中提到的“怎么才能用SignalTAP II正确地观察wire和reg?”; 不错; 792 10 0 10

huli184_389376486 2013-1-17 11:15: 评论：@艾米电子工作室博客中提到的“QuartusII编译与仿真之warning大解析”; 收下。; 1600 12 0 12

用户420394 2013-1-15 16:35: FPGA读写2PORTRAM过程分析4; 从寄存器配置中可以看出FLAGB 代表EP6的FULL标志，FLAGC代表EP2的EMPTY标志，而且都是低电平有效，就是说如果FLAGB输出低电平，代表EP6FIFO是FULL的。默认的 ...; 1096 10 1 11

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用户420394 2013-1-15 16:34: FPGA读写2PORTRAM过程分析3; READ: begin ioRDY0_SLRDn='b1;//读结束要拉高 sram_rden='b ...; 709 6 0 6

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用户420394 2013-1-15 16:34: FPGA读写2PORTRAM过程分析2; IDLE: begin ...; 909 8 0 8

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用户420394 2013-1-15 16:34: FPGA读写2PORTRAM过程分析1; if(!oPA0) begin data_wr='h0;//写数据初始化 ...; 873 7 0 7

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用户420394 2013-1-15 10:29: AD9226的应用; ADC 转换，芯片是 AD9226 ，这里简单谈谈一些东西。它的简单介绍必须看的，这样才对芯片有个大致的了解。 12bit 精度， 6 ...; 2093 7 0 7

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用户420394 2013-1-15 10:24: FPGA串口单次发送16bit数据; 串口在调试代码的时候，打印信息很方便，MCU,DSP,ARM，都是集成的串口控制器，向SBUF写数据，然后启动发送，就是可以开始发送数据了，但是FPGA没有这个集成的 ...; 2792 5 4 9

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用户1501359 2013-1-14 20:30: FPGA实践笔记(七)—verilog组合逻辑描述用assign或者always@(*)的区别和值得注意之处; verilog描述组合逻辑一般常用的有两种：assign赋值语句和always@(*)语句。两者之间的差别有： 1. 被assign赋值的信号定义为wire型，被alwa ...; 7268 8 3 11

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残弈悟恩 2013-1-12 21:09: 进阶TimeQuest(一); 首先大声的向akuei2说声谢谢！！雪野漫步者佩服你… ...; 1406 22 1 23

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Hoki 2013-1-11 14:39: 【博客大赛】LX9开发板评测（一）硬件评测及配置; 从这一节开始正式的 LX9 开发板评测，首先肯定是硬件的评测工作，如图 1 ， LX9 开发板非常精致，可以随身携带，并且其是由 ...; 1607 22 0 22

博客大赛 lx9

残弈悟恩 2013-1-9 00:35: NIOS的麻烦事; 有过了凌晨，自己还在拼命，可惜结果不敬人意啊！开始nios 9.0 找找不到ID，最后无赖之下换了nios11，再到换了nios12.1，一路正是艰辛，刚开始从Quartus ...; 2399 17 0 17

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