FPGA和CPLD-可编程逻辑器件-第204页-面包板社区

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asus119_412419641 2013-1-31 21:43: FPGA调试之配置芯片电压设置; FPGA调试之配置芯片电压设置; 1244 18 0 18

配置芯片

用户216637 2013-1-29 21:24: VHDL语法总结1; 容易忽视的问题： generic map(FIFO_width=8, FIFO_depth=100) 注意是逗号，不是分号 signal 命名第一个字符不能为数字 1s_valid(×),,标示 ...; 2267 15 1 16

vhdl 语法

用户1501359 2013-1-27 18:56: DSP硬件实现的优化(八)— saturation, rounding的原理和实现; 在数字信号处理系统中，大部分情况下数据都是用定点表示。但是由于DSP经常使用到乘法器，那么两个定点数相乘后的数的位宽将是两个操作数位宽之和。比如 ...; 7107 7 0 7

fpga dsp

wxg1988 2013-1-24 17:24: 【博客大赛】做个有准备的人; 碰碰磕磕，毕业了最多的就是思考未来的路，有时候想着就觉得未来是那么遥远，自己却渐渐迷失自己的方向，未来的路需要重新定义，更需要一颗坚持到底，认真踏实 ...; 1263 11 0 11

fpga 博客大赛

coyoo 2013-1-24 15:30: 【博客大赛】ECO使用问题记录; Altera的QuartusII软件支持用户手动修改设计，一般在设计调试阶段需要更改很小部分的时候可以利用QII软件里的工具ECO来进行手动修改，修改后不 ...; 2124 24 1 25

altera 博客大赛 eco

用户420394 2013-1-21 12:06: CY7C68013自动下载固件驱动程序的配置; CY7C68013 自动下载固件驱动程序的配置 EZ Loader Custom USB Firmware Loader Driver 上面的一串英文是 cypress 公司的一个文档名称，是讲 ...; 2628 10 0 10

fpga

用户338498 2013-1-20 14:20: EEtimes 2012年度10佳文章; Top 10 Programmable Logic articles of 2012 http://www.eetimes.com/design/programmable-logic/4403530/Top-10-Programmable-Logic-articles ...; 1973 7 0 7

fpga

用户1501359 2013-1-19 22:54: DSP硬件实现的优化(五)—输入数据带缺口时反馈环路的优化; 在通信数字信号处理中，经常会遇到带有反馈环路的设计。例如数字时钟恢复或者自适应均衡滤波器。该类设计的基础都是对输入数据进行滤波或者均衡，调相 ...; 1506 6 0 6

fpga dsp

用户435631 2013-1-17 19:39: xilinxFPGA入门教程--二输入与门; 开发环境硬件： SPARTAN XC3S700A 软件： ISE11.1 1 二输入与门实例开发步骤 1.1 新建工程双击 ISE 图标，打开软件，新 ...; 2126 14 1 15

fpga xilinx 教程

FPGADeveloper 2013-1-17 13:32: 评论：@T_liber's Blog 博客中提到的“Altera的几个常用的Synthesis attributes”; 不错; 836 9 0 9

FPGADeveloper 2013-1-17 13:32: 评论：@T_liber's Blog 博客中提到的“怎么才能用SignalTAP II正确地观察wire和reg?”; 不错; 845 11 0 11

huli184_389376486 2013-1-17 11:15: 评论：@艾米电子工作室博客中提到的“QuartusII编译与仿真之warning大解析”; 收下。; 1672 13 0 13

用户420394 2013-1-15 16:35: FPGA读写2PORTRAM过程分析4; 从寄存器配置中可以看出FLAGB 代表EP6的FULL标志，FLAGC代表EP2的EMPTY标志，而且都是低电平有效，就是说如果FLAGB输出低电平，代表EP6FIFO是FULL的。默认的 ...; 1198 10 1 11

fpga

用户420394 2013-1-15 16:34: FPGA读写2PORTRAM过程分析3; READ: begin ioRDY0_SLRDn='b1;//读结束要拉高 sram_rden='b ...; 788 6 0 6

fpga

用户420394 2013-1-15 16:34: FPGA读写2PORTRAM过程分析2; IDLE: begin ...; 1000 8 0 8

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