FPGA和CPLD-可编程逻辑器件-第204页-面包板社区

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残弈悟恩 2012-12-29 13:50: 奇数分频电路的设计; 那一年我在学NIOS，学习过程中，自己遇到了好多问题，NIOS II 9.0和WIN7 的兼容性问题，如何修改运行程序的权限（想知道的网上一搜，多的很），再到NIOS I ...; 1205 16 2 18

verilog 奇数分频电路

sunyzz 2012-12-26 15:50: 在Nios II中使用Zip ReadOnly File System【转】; 原文出处：http://cqulpj.blogbus.com/logs/68406647.html 在使用Nios II IDE进行设计时，有时候需要用到文件系统，如果只是进行有文件格式的数据读 ...; 2143 6 0 6

nios

coyoo 2012-12-26 14:05: 同步设计; 同步设计的概念整个系统只有一个时钟，最多还有一些派生时钟。系统中大多存储元件都是时钟沿敏感元件（寄存器），而不是电平沿敏感的元件（锁存器）。 ...; 1278 18 0 18

fpga 同步设计

用户430136 2012-12-25 11:37: nios 中常见函数; （转）NiosII常用函数整理 IO操作函数函数原型：IORD(BASE, REGNUM) 输入参数：BASE为寄存器的基地址，REGNU ...; 1903 6 0 6

fpga

用户430136 2012-12-25 10:22: nios 工程编译报错问题; 在编译时发生了如此报错，根据报错发现应该是路径太长了，可是转到D根目录下还是报错，上网收了一下，有可能是自己的工程名与下面底层模块名同名了， ...; 747 10 0 10

fpga

残弈悟恩 2012-12-24 23:58: WIN7于NIOS的兼容解决方法和对点“灯”的回念; 随着对FPGA的深入学习，感觉应该学学NIOS了，可是，没想到，刚开始出了这么多问题，真的让一个新手有点不知所措，从内存的不足，到手上虽然有Xilinx板子，但 ...; 1810 23 0 23

nios

sunyzz 2012-12-24 16:27: NIOS II常用函数整理【转】; IO操作函数函数原型：IORD(BASE, REGNUM) 输入参数：BASE为寄存器的基地址，REGNUM为寄存器的偏移量函数说明：从基地址为BASE的设备中读取寄存器中 ...; 1202 7 1 8

nios 函数

FPGADeveloper 2012-12-21 23:19: 基于XILINX FPGA嵌入式系统设计与开发详细目录3; 嵌入式设计篇第一章嵌入式软核MicroBlaze------------------------------------------------------------------------------ 7.1 可编程片上系统 ...; 1390 11 0 11

基于xilinx fpga嵌入式系统设计与开发详细目录3

FPGADeveloper 2012-12-21 23:18: 基于XILINX FPGA嵌入式系统设计与开发详细目录2; 逻辑设计篇第一章 ISE使用详解----------------------------------------------------------------------------------- 4.1 ISE界面详解 4.1. ...; 1001 12 0 12

基于xilinx fpga嵌入式系统设计与开发详细目录2

FPGADeveloper 2012-12-21 23:16: 基于XILINX FPGA嵌入式系统设计与开发详细目录1; 基础篇第一章 FPGA入门基础----------------------------------------------------------------------------------- 1.1 FPGA特点与应用 1.2 ...; 1154 9 0 9

基于xilinx fpga嵌入式系统设计与开发--详细目录

用户427466 2012-12-21 16:39: 那些年，我们拿下了FPGA-第13章抽象级别的描述; 第13章抽象级别的描述前面我们介绍了这么多Verilog的基本语法，最终目的还是要通过这些语句来描述电路，不管你是用if语句还是c ...; 4079 19 5 24

fpga altera verilog xilinx 建模教程

用户434979 2012-12-21 16:20: DSP_Builder中时钟信号的处理方式; 刚开始接触 DSP_Builder 工具时可能会对 clock 模块有些疑惑。 Clock 模块如下图所示。，我来说一下我的疑惑，看大家是否有同感，把 clock ...; 3033 19 0 19

clock dsp_builder derive_clock

用户434979 2012-12-21 15:01: Delay模块和Memory Delay模块深入剖析之三; 一个好的算法并不只是讲求功能的实现，功能的实现只是前提，而消耗更少的资源（更省钱）提供相同的功能才是王道。本文就给大家说一下笔者整理的一些省钱的方 ...; 2581 17 0 17

选型 cyclone dsp_builder m4k

用户434979 2012-12-21 10:45: Delay模块与Memory Delay模块深入剖析之二; 上一篇博文我们认识到了 Delay 模块和 Memory Delay 模块的区别，但是，貌似我们还有个问题没有明确，认识到它们的区别到底有什么作用呢？笔者先来将一 ...; 3126 21 0 21

fpga cycloneii m4k delay模块 memorydelay模块 le

用户434979 2012-12-21 10:05: Delay模块和MemoryDelay模块深入剖析之一; 用过 DSP_Builder 工具的朋友一定用过 Delay 模块，这个可是算法设计中必须用到的东西，它能让你的数据延时几个时钟再出现，那么在这个模块同一个 ...; 4621 26 0 26

fpga ram dsp_builder delay memorydelay m4k

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