FPGA和CPLD-可编程逻辑器件-第212页-面包板社区

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coyoo 2012-12-3 12:12: 【博客大赛】【原创】Altera单JTAG链多FPGA结构JIC文件产生以及下载; 前面有博文介绍了单个JTAG链上挂多个FPGA结构中如何应用Virtual JTAG进行项目调试，那么调试完成后就要将配置文件固化到配置芯片里，这里的配置芯 ...; 9535 23 7 21

altera jtag 博客大赛 jic

coyoo 2012-12-3 12:11: 【博客大赛】最新Quartus II软件使用tips; 版本基于Quartus II 11.1 SP2 1、QII编辑器中本版本加入了一个新的亮点，就是如果你双击某个词组，那么真个文件里所有该词组都被 ...; 2721 13 2 12

altera quartusii 博客大赛

coyoo 2012-12-3 12:10: ALTERA PLL的乘除因子; 最近想得到一个时钟，其频率为fin*128/1023，就直接在Megawizard里设置，如下图所示但是当该PLL的输出不止这一个时钟的时候，上述设置就变了，如 ...; 1800 15 0 9

altera pll

coyoo 2012-12-3 12:08: 利用SignalTapII验证ADC采样结果; SignalTapII可以实时查看FPGA处理的数据，当然也可以显示FPGA读取的ADC采样结果，一般我们看到都是各种进制的数字，有了Virtual JTAG以后也可以把这些数据读 ...; 1511 21 0 21

altera，signaltapii

coyoo 2012-12-3 12:07: TDC设计及应用调研; 最近项目上要用到TDC（Time-to-Digital Converter），查了很多信息，目前我能找到有这种芯片提供的就只有德国的ACAM公司。根据目前搜集到的信息 ...; 2350 19 0 12

tdc

coyoo 2012-12-3 12:05: PLL; A phase-locked loop (PLL) is a closed-loop frequency-control system based on the phase difference between the input clock signal and the feedback ...; 1570 15 0 10

altera pll

coyoo 2012-12-3 12:04: Jitter on PLL Clocks; What is jitter? Jitter is, as shown in Figure 1, is “the short-term variations of a signal with respect to its ideal position in time.” Fig ...; 3877 10 0 10

altera pll jitter

coyoo 2012-12-3 11:25: 关于ALTERA PLL的那些事; Altera的PLL包括其他的核用的时候并没有深究细节设置，有点像傻瓜配置一样，拿来即用。新近一个关于用FPGA实现TDC的项目不得不让我去深究ALTERA的 ...; 10059 16 0 16

altera pll

coyoo 2012-12-3 10:20: 学习ALTERA的TimeQuest有用链接; http://quartushelp.altera.com/current/mergedProjects/tafs/tafs/tcl_pkg_sdc_ver_1.5.htm 上述链接包含了ALTERA的TimeQuest所有SDC相关命令的详细解释 ...; 2020 23 3 26

timequest sdc

coyoo 2012-12-3 10:19: 高精度时间间隔测量方法综述; 本文以附件形式上传：高精度时间间隔测量方法综述孙杰潘继飞（解放军电子工程学院，安徽合肥，230037） 0 引言时间有 ...; 4626 30 3 33

时间间隔内插时间数字转换时间幅度转换

用户324397 2012-12-2 20:59: OpenCL与FPGA; ##1 由“ OpenCL 是什么？”想到的…… “OpenCL到底是什么？”。在执笔《日经电子》2008年12月15日号刊登的报道“苹果主导下的‘OpenC ...; 3299 18 0 18

fpga opencli 并行计算硬件编程

用户427466 2012-12-2 20:11: 那些年，我们拿下了FPGA-第11章循环语句笔记(1); 第11章循环语句笔记自打我们开始写程序，循环语句和条件语句就没有分离过，前面我们有了if、case语句，自然而然，循环语句该出现了。在Verilo ...; 3331 12 0 12

fpga altera verilog xilinx 教程

用户401017 2012-12-2 12:08: FPGA D触发器; 先把D触发器的test bench附上 `timescale 10ns/10ns module d_ff_flow; reg sys_clk; reg rst; reg D; wire Q; wire Q_n; d_ff u1( ...; 1897 1 0 1

fpga

用户427466 2012-11-23 23:06: 那些年，我们拿下了FPGA-第10章不再纠结if 和case(3); 10.6关于case的约束关于case的约束，主要有两种形式，一种是用verilog里面提供的primitive约束或者Synopsys提供的引导语句。不管用哪一种， ...; 2370 17 0 17

altera verilog xilinx 教程 if case 综合约束

用户1318081 2012-11-22 08:47: Altera Quartus II软件12.1版借助强大的高级设计流程，加速系统开发; Altera公司 (Nasdaq: ALTR) 今天宣布，推出Quartus ® II 软件12.1 版——在CPLD、FPGA、SoC FPGA和HardCopy ® ASIC设计方面，性能和效能在业界首屈一 ...; 2535 31 0 23

fpga altera

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