FPGA和CPLD-可编程逻辑器件-第212页-面包板社区

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用户427466 2012-12-2 20:11: 那些年，我们拿下了FPGA-第11章循环语句笔记(1); 第11章循环语句笔记自打我们开始写程序，循环语句和条件语句就没有分离过，前面我们有了if、case语句，自然而然，循环语句该出现了。在Verilo ...; 3305 12 0 12

fpga altera verilog xilinx 教程

用户401017 2012-12-2 12:08: FPGA D触发器; 先把D触发器的test bench附上 `timescale 10ns/10ns module d_ff_flow; reg sys_clk; reg rst; reg D; wire Q; wire Q_n; d_ff u1( ...; 1883 1 0 1

fpga

用户427466 2012-11-23 23:06: 那些年，我们拿下了FPGA-第10章不再纠结if 和case(3); 10.6关于case的约束关于case的约束，主要有两种形式，一种是用verilog里面提供的primitive约束或者Synopsys提供的引导语句。不管用哪一种， ...; 2326 14 0 14

altera verilog xilinx 教程 if case 综合约束

用户1318081 2012-11-22 08:47: Altera Quartus II软件12.1版借助强大的高级设计流程，加速系统开发; Altera公司 (Nasdaq: ALTR) 今天宣布，推出Quartus ® II 软件12.1 版——在CPLD、FPGA、SoC FPGA和HardCopy ® ASIC设计方面，性能和效能在业界首屈一 ...; 2478 30 0 23

fpga altera

FPGADeveloper 2012-11-21 22:14: XIo_In32 和 XIo_Out32函数; XIo_In32 和 XIo_Out32函数是xilinx公司提供的读写API函数，用来操作BRAM 读数据=XIo_In32(读地址) XIo_ ...; 4301 8 0 8

函数 xio_in32 xio_out32

FPGADeveloper 2012-11-21 22:12: MicroBlaze學習系列3中断; #include "xparameters.h" #include "mb_interface.h" #include "xintc.h" #include "xgpio_l.h" #include "xgpio.h" #include "xio.h" ...; 2269 7 0 7

中断 microblaze學習系列

用户427466 2012-11-21 14:26: 那些年，我们拿下了FPGA-第10章不再纠结if 和case（2）; 10.3 if和case之间的转换 if和case语句都是条件语句，在很多情况下，能用case语句描述，也可以用if语句描述，它们之间可以转换的。比如： ...; 3862 10 0 10

fpga altera verilog xilinx 教程 if case

残弈悟恩 2012-11-20 22:23: FIFO设计; FIFO的主要用途：1.异步时钟域的切换。 2.输入、输出端口的位宽切换。读写指针 ...; 1131 22 0 22

fifo

用户412342 2012-11-19 19:18: 按键消抖; -- Filename ﹕ SW_DEBOUNCE.vhd -- Author ﹕ wuhouhang -- Description ﹕ 三个独立按键控制LED灯亮灭 library IEEE; use IEEE.std_logic_1164.a ...; 1044 3 0 3

按键消抖

用户412342 2012-11-19 19:15: 时序; 在开篇前先推荐两篇文档，一篇是altera的官方文档 Appling Multicycle Execptions in the TimeQuest Timing Analyzer ，另一篇是riple兄很早之前推荐过的Mult ...; 645 3 0 3

fpga

FPGADeveloper 2012-11-19 15:40: Modelsim SE 进行时序仿真及altera库的添; http://blog.sina.com.cn/s/blog_612514b00100fvn1.html; 941 9 0 9

modelsim 进行时序仿真及altera库的添

用户427466 2012-11-18 01:42: 那些年，我们拿下了FPGA-第10章不再纠结if 和case（1）; 第10章不再纠结if 和case 前面我们说过，Verilog HDL和C语言很类似，学过C语言的都知道if和switch语句，它们在C语言编程中 ...; 2411 12 0 12

fpga altera verilog xilinx if case

用户1318081 2012-11-17 23:26: 介绍28nm创新技术，超越摩尔定律; 在工艺方法基础上，Altera利用FPGA创新技术超越了摩尔定律，满足更大的带宽要求，以及成本和功耗预算。Altera Stratix® V FPGA通过28-Gbps高功效收发器突 ...; 2253 22 1 4

fpga altera

用户1318081 2012-11-17 23:22: Altera与Northwest Logic联合开发RLDRAM 3存储器接口解决方案; Altera公司 (NASDAQ: ALTR)与FPGA高性能知识产权(IP)内核领先供应商Northwest Logic今天宣布，开始提供硬件成熟的1,600 Mbps低延时DRAM (RLDRAM®) 3存储器接 ...; 2395 20 0 15

fpga altera

用户1318081 2012-11-17 23:21: Altera电机控制开发工作台前所未有的提高系统集成度、可扩展的性能和灵活性; Altera公司(NASDAQ: ALTR)今天宣布，新的电机控制开发工作台前所未有的提高了电机控制系统设计的系统集成度和灵活性，而且性能还可以扩展，同时大幅度缩短开 ...; 2412 23 0 19

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