FPGA和CPLD-可编程逻辑器件-第209页-面包板社区

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coyoo 2012-12-3 12:59: 调试Visual Jtag的时候TK Widget error; 按照riple的说法在QuartusII shell下解析tcl script中的tk widget需要添加 init_tk命令，但是不知道是添加的方式不对、还是语法问题或者是解析的方式问题，导 ...; 3495 13 1 14

jtag virtual

coyoo 2012-12-3 12:59: 第一个有点用处的Tcl/Tk脚本-MIF生成器; 项目中用到了ROM，rom的大小深度4096，数据宽度21bit，存储的是0到4095的倒数，一开始利用exel表生成这些倒数，今天试试用TCL写了个程序也实现了此功能： ...; 3474 15 10 25

tcl

coyoo 2012-12-3 12:58: 终于解决了从QII shell启动VJ调试GUI界面问题; 昨天遇到的Visual Jtag调试GUI界面化的问题终于解决了，riple的方向是正确的，tcl script开始要加init_tk，结束要加退出前等待，但是对于该 ...; 3930 15 3 18

jtag virtual

coyoo 2012-12-3 12:58: TCL/TK Script打包发布; Visual Tcl Binary 是Tristan为可视化开发工具 Visual Tcl 写的几个重要扩展插件，并改进了部分代码之后打包而成的。使用这个工具可以来打 ...; 4964 12 3 15

tcl

coyoo 2012-12-3 12:57: 如何有效利用Visual JTAG进行电路调试; 记得刚开始研究Visual JTAG的时候存在一个疑问，即VJ 接口速率会不会影响其调试的功效？！其实只要想想Altera的SignalTapII以及Xilinx的Chip ...; 4342 16 1 17

altera quartus

coyoo 2012-12-3 12:57: TQ开篇; TQ开篇提出几个问题： 1、如何判断某个时钟域是false，而无需分析？！ 2、同理如何判断某个path是false，而无需分析？！ ------------------- ...; 3973 12 0 12

altera quartus

coyoo 2012-12-3 12:57: TCL写的串口调试精灵; 调试串口的时候需要超级终端或者从网上找串口调试精灵，既然TCL可以实现串口调试，何不那tcl弄一个串口调试精灵，说干就干：图一：串口打开接收数据 ...; 6540 12 8 20

tcl

coyoo 2012-12-3 12:54: 高速串行接口互联小议; 最近看了一篇文章，也转到了我的博里了，讲的是LVDS、CML以及PECL接口以及相互之间的对接。个人总结这种差分高 ...; 3056 8 0 8

fpga altera

coyoo 2012-12-3 12:54: 控制FPGA上电、配置以及初始化时间; 控制FPGA上电、配置以及初始化时间有些系统有上电顺序要求，这里要讨论的不是各种电源的上电顺序（电源上电顺序可以通过电源管理芯片实现 ...; 9935 12 5 17

fpga altera

coyoo 2012-12-3 12:40: 如何让LCELL不被优化掉; 1、通过QuartusII中的设置实现完成下列两个设置即可实现： "Remove redundant logic cells" , must be "off" "Ignore LCELL buffers", ...; 4673 14 5 19

altera quartus

coyoo 2012-12-3 12:39: QuartusII9.1 What's New; Altera网站上已经可以download QuartusII9.1了，找到了9.1的What's New文档看了一下，摘取一些亮点feature记录于此。曾经有些遗憾，即要了解A ...; 4270 13 0 13

altera quartus

coyoo 2012-12-3 12:39: VHDL-2008 Document; Altera的QuartusII9.1已经开始支持VHDL-2008，上网找来了该标准： VHDL 2008 Just the New Stuff https://static.assets-stash.eet-china.com/albu ...; 3224 6 2 8

altera quartus

coyoo 2012-12-3 12:38: 为综合器设置可配置参数; Settings Generics/Parameters for Synthesis HDL 可以定制参数，VHDL使用Generic，而Verilog使用Parameter。当需要更改参数的时候 ...; 2801 6 0 6

altera quartus

coyoo 2012-12-3 12:38: 关于Modelsim中是否创建project的一个问题; 为了得到更多的关注和重视，我在这里提一个问题，问题很简单就是ModelSim仿真的时候不像QuartusII等软件必须规定要建立一个project，那么创建工 ...; 3882 13 3 16

modelsim

coyoo 2012-12-3 12:37: QuartusII9.1支持VHDL2008; QuartusII9.1开始支持VHDL2008，但是使用QuartusII9.1之后发现VHDL2008不是默认标准，default设置还是VHDL1993，如下图所示通过选中上图中的V ...; 3171 4 0 4

altera quartus

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