FPGA和CPLD-可编程逻辑器件-第210页-面包板社区

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coyoo 2012-12-3 12:37: FPGA安全性设计 - Altera方案; 器件生产、现场更新和固件远程重构的工作外包可能会导致FPGA被复制、克隆或盗版。这是不可回避的问题，很多企业产品器件焊接、固化等都 ...; 6018 11 4 15

fpga altera

coyoo 2012-12-3 12:37: ModelSim应用提高; 一、ModelSim仿真基本流程 Step1 Collecting Files and Mapping Libraries Providing stimulus to the design Library （vl ...; 3090 10 2 12

modelsim

coyoo 2012-12-3 12:33: 重写异步复位同步释放之VHDL; 之前有两篇关于异步复位同步释放的帖子，其中讨论用VHDL实现的想再在此议议。我们确定在此只讨论复位信号‘1’有效的情 ...; 5058 9 0 9

fpga altera

coyoo 2012-12-3 12:33: 使用QuatusII的物理综合优化; 物理综合优化在老版本QII中是全局设置的，从Quartus II 9.0开始支持对模块（module）、节点（node）等局部进行物理综合优化设置。 ...; 6241 10 5 15

altera quartus

coyoo 2012-12-3 12:33: JIC相关; 有人在altera论坛提出有关JIC产生的问题，有几个精彩的答复，在此提取以供学习。原始帖子链接在这里：http://www.alteraforum.com/forum/show ...; 5377 7 0 7

fpga altera

coyoo 2012-12-3 12:32: SignalTapII新特性-Storage Qualification; SignalTapII给FPGA调试带来了方便，但是相应的消耗了器件内置的Memory，为了有效的利用这些Memory从QuartusII8.1开始加入了一个新特性Storage ...; 4344 8 0 8

altera quartus

coyoo 2012-12-3 12:31: QuartusII9.1 安装的一个小Issue; QuartusII9.1安装的时候，如果硬盘格式是FAT32则会出现下面的error “ File Error: directory or file cannot be created (0x52) ” 解决的方法最 ...; 3158 8 2 10

altera quartus

coyoo 2012-12-3 12:31: 使用SignalProbe; FPGA的验证调试，仿真喜欢使用ModelSim，调试喜欢使用Altera的SiganlTapII。最近有个板子由于在硬件设计的时候没有预留JTAG，导致无法使用Sig ...; 5628 9 1 10

signalprobe

coyoo 2012-12-3 12:30: 通过tcl管理QuartusII工程版本的一种方法; 在Altera论坛里看到有人提到一个使用tcl管理项目版本的问题，其参考的方法在altera的官方网站有介绍：http://www.altera.com/support/examples/tcl/tcl-versi ...; 5624 7 0 7

altera quartus

coyoo 2012-12-3 12:24: Altera双口RAM读时序问题; 项目中需要设计一个直方图，分析直接采用Altera的双口RAM就可以实现，为了控制简单，就采用了单时钟（即读写同时钟）接口。例化Altera的双口RAM后，分析其给 ...; 18486 13 3 16

altera ram

coyoo 2012-12-3 12:23: 跨时钟域传递多个控制信号; 阅读Altera的HardCopy时序收敛设计指导手册的时候看到其中处理跨时钟域传输多个控制信号的方法,摘下来收藏. 说接收端需 ...; 3682 16 2 18

clock skew domain

coyoo 2012-12-3 12:23: HardCopy推荐的复位结构-再谈异步复位同步释放; 异步复位我们知道是释放的时候存在亚稳态的危险，所以通常做法就是给异步复位信号加同步器。如下图所示：上图中异步复位从引脚进来，被连在触 ...; 4903 17 0 17

hardcopy

coyoo 2012-12-3 12:17: 【博客大赛】【原创】Virtual JTAG调试平台的建设; Virtual JTAG megafunction 端口定义表1 VJ核输入端口 Port Name Required ...; 4138 15 9 24

博客大赛 altera jtag，sdram，fifo

coyoo 2012-12-3 12:16: 【博客大赛】【原创】ALTERA的FIFO的读写控制; 为了防止数据堵塞在FIFO里，所以不使用FIFO的almost empty和almost full来控制避免对满FIFO的写以及对空FIFO的读。假如简单的使用FULL信号来控制F ...; 3485 12 7 19

博客大赛 altera

coyoo 2012-12-3 12:15: 【博客大赛】【原创】FPGA与MCU异步通讯的同步化实践; FPGA+MCU是一中非常流行的架构，MCU的并行总线在和FPGA通讯的时候一般都是异步的。常见的MCU有单片机、ARM以及DSP等等， ...; 3463 8 3 9

博客大赛 fpga

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