FPGA和CPLD-可编程逻辑器件-第215页-面包板社区

 

FPGA/CPLD

首页 FPGA/CPLD

wxg1988 2012-10-28 02:33: 【博客大赛】NiosII使用小结; 许多朋友在进行NiosII系统的学习，开发中，常常会遇到许多问题；我也会经常接到许多E-Mail，以及电话，询问一些nios开发中的问题。我对这些问题进行了总结， ...; 1424 8 0 8

博客大赛

wxg1988 2012-10-28 02:31: 【博客大赛】Flash的使用简介; 在嵌入式系统中，Flash是最常用组件之一。许多使用过flash的朋友都了解，Flash的特点是“读来容易写来难”。通常，可以直接读出Flash的内容；但如果要写 ...; 1374 6 0 6

博客大赛

用户212969 2012-10-24 22:15: quartus II if语句问题; if语句在always 里面会出现 if is a reserved keyword 说明if中进行判断的量不是always 中的量 if中进行判断的只能是always @（）括号中的量 ...; 1453 1 0 1

fpga

用户123067 2012-10-24 22:08: 20121024-Nios2 Flash Programmer演示（二）; 25 ：注意，此次使用的软件打开时出现的是下面这个 Eclipse 的紫色图，如果是下面的这个蓝色图，表示软件打开错误了。 2 ...; 2608 5 0 5

nios altera flashprogrammer

用户123067 2012-10-24 22:02: 20121024-Nios2 Flash Programmer演示（一）; /***************************************************************************** 名称： 20121024-Nios2 Flash Programmer 演示 ...; 1884 7 0 7

nios altera

用户813340 2012-10-23 11:31: CRC32(转贴）; CRC是一个数值。该数值被用于校验数据的正确性。CRC数值简单地说就是通过让你需要做处理的数据除以一个常数而得到的余数。当你得到这个数 ...; 872 21 0 21

crc32

用户1667481 2012-10-20 15:39: quartus II 软件安装、使用; quartus II 软件安装、使用原创文章，转载注明出处： http://home.elecfans.com/space-710245-do-blog-id-24753.html flyriz 2012 ...; 1703 12 0 12

fpga

用户424825 2012-10-18 14:14: 数字信号分析仪参考设计; 磨蹭了好久，终于把这个信号分析的教学仪表做好了。系统功能如下图所示，本系统由一块型号为DE0或DE2-115的FPGA开发板、一个VGA接口的显示器组 ...; 2275 23 6 29

fpga 信号分析

特权ilove314 2012-10-17 12:46: 【博客大赛】8位无符号数乘法运算HDL设计实例; 8位无符号数乘法运算HDL设计实例原理分析加减乘除是运算的基础，也是我们在小学课堂里的重点必修课。乘除运算虽然对于我们今天 ...; 2472 20 2 22

博客大赛 hdl

飞言走笔 2012-10-14 22:01: 【博客大赛】【原创非首发】基于MAXV 的分频器设计; //这是前阵子申请某网站的MAXV CPLD开发板的时候写的，首发地址为eetrend 。 CPLD/FPGA这些东东已经放下两年了，VHDL最就忘得差不多了~~ ...; 1289 16 2 18

altera maxv cpld 博客大赛

用户427466 2012-10-13 22:26: 那些年，我们拿下了FPGA-第6章-Verilog or VHDL?(2); VHDL 基本结构 Verilog HDL和VHDL都是由于逻辑设计的硬件语言，并且都已成为IEEE标准，严格来讲，VHDL要比verilog先一步成为IEEE标准的。在上一节的基础 ...; 2520 18 6 24

fpga altera vhdl verilog xilinx

wxg1988 2012-10-12 16:26: 【博客大赛】基于FPGA的电子琴设计; 1.1 总体思路乐曲演奏电路的原理：组成乐曲的每个音符的频率值（音调）及其持续的时间（音长）是乐曲能连续演奏所需的两个基本数据，因此只要控制输出 ...; 2204 10 1 11

fpga 博客大赛电子琴

特权ilove314 2012-10-11 11:16: Qsys与uC/OS学习笔记1：与Qsys的第一次亲密接触; Qsys 与 uC/OS 学习笔记 1 ：与 Qsys 的第一次亲密接触从 Quartus II 11.0 开始，喜新厌旧的 Altera 就不厌其烦的炒 ...; 3087 20 8 28

qsys

用户427466 2012-10-10 21:57: 那些年，我们拿下了FPGA-第6章-Verilog or VHDL?(1); 第六章 Verilog or VHDL ？首先给大家道个歉，博客有很久没有更新了，事儿比较多，更方面的原因吧。最近和北航出版社王姐探讨了关于 ...; 2380 15 3 18

fpga altera vhdl verilog xilinx 教程

jlx_cuc 2012-10-9 13:41: QuartusII增量编译的个人学习（一）; 前几天老师需要一个设计数据，是有关一个大的FPGA工程中小模块的编译报告，由于时间有点久远，之前的小模块工程已经不知道在哪里了（自己也觉得这里做的很不 ...; 5486 15 0 15

fpga quartusii 增量编译编译错误

1 ... 211 212 213 214215216 217 218 ... 500 / 500 页下一页

关闭站长推荐

上一条

/3

下一条