FPGA和CPLD-可编程逻辑器件-第216页-面包板社区

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FPGADeveloper 2012-11-12 17:57: 带FIFO的UART 顶层; input clk; input rst; input baud_sel; input rx; output tx; wir ...; 1612 8 0 8

fpga rs232 uart

FPGADeveloper 2012-11-12 15:20: 带FIFO的UART; 工程过几天贴出来必要的知识~ 看来许多人还没有真正理解FIFO的作用和优点，仍然停留在每收发一个字符就要中断处理一次的老思路上。UART收发F ...; 3171 10 0 10

fpga rs232 uart

用户426623 2012-11-8 20:18: SAA7113H调试记录; 2012.11.3 近在用SAA7113H，得到数字视频信号经FPGA编码送出去。 SAA7113H的调试不是很顺心，不理解的地方很多。 FPGA为Altera ...; 1800 13 6 19

fpga

用户427466 2012-11-8 19:52: 那些年，我们拿下了FPGA-第9章拿下运算符(3); 9.1.8 三目运算符三目运算符也叫条件运算符，跟C语言中的用法相同。当条件满足时执行一种操作，当条件不满足时，执行另外一种操作，看来三目 ...; 2004 16 2 18

fpga altera verilog xilinx 教程

FPGADeveloper 2012-11-7 17:11: 文件合并; cd C:\Xilinx\12.4\ISE_DS\ISE\bin\nt data2mem -bm old.bmm -bt old.bit -bd old.elf tag microblaze_0 -o b new.bit; 1069 9 2 11

microblaze

用户1318081 2012-11-7 11:05: Altera OpenCL统一的异构编程; 观看OpenCL怎样为异构计算提供统一的平台。在这一演示中，我们将为GPU编写的NVIDIA代码重新定位到Stratix V FPGA上。 ...; 2693 26 1 15

altera opencl

用户1318081 2012-11-7 10:58: Altera宣布业界首款支持FPGA的OpenCL工具——进一步加速了FPGA在异构系统中的应用; Altera公司 (NASDAQ: ALTR)今天宣布，提供FPGA业界的第一款用于 OpenCL ™ 的软件开发套件(SDK) (开放计算语言) 的软件开发套件，它结合了FPGA强大的并 ...; 2428 29 0 20

fpga altera

用户1592932 2012-11-7 10:51: 换位思考多周期约束; 在开篇前先推荐两篇文档，一篇是altera的官方文档 Appling Multicycle Execptions in the TimeQuest Timing Analyzer ，另一篇是riple兄很早之前推荐过的 ...; 1346 2 1 3

fpga

用户422400 2012-11-6 21:55: 开始之路; 学习之路其实才开始！; 650 3 0 3

fpga

用户427466 2012-11-6 19:36: 那些年，我们拿下了FPGA-第9章拿下运算符(2); 9.1.4关系运算符说到关系运算符，无非有以下四种：：小于：大于 =：小于或等于 =：大于或等于字面 ...; 2740 16 0 16

fpga altera verilog xilinx 教程

用户427466 2012-11-4 03:11: 那些年，我们拿下了FPGA-第7章拿下常量数据类型; 第7章拿下常量数据类型在常量中，主要有以下三个门派：整数型、实数型、字符串型。这三大门派都是由0、1、X、Z这四种基本元素组成，其中，0代表 ...; 6554 21 8 29

fpga altera verilog xilinx 教程

用户427466 2012-11-4 03:04: 那些年，我们拿下了FPGA-第8章拿下变量数据类型（3）; wire 和reg才是精干虽说变量数据类型可以变出很多，但是领导群雄的只有两大门派，一个是wire型，另一个就是reg型，他们才是精干，和他们打交道的机 ...; 4228 22 0 22

fpga altera xilinx verilog教程

用户427466 2012-11-4 03:03: 那些年，我们拿下了FPGA-第8章拿下变量数据类型（2）; Trireg型此线网存储数值（类似于寄存器），并且用于电容节点的建模，只能用于仿真，不可综合。当三态寄存器(trireg)的所有驱动源都处于高阻态，即 ...; 3325 16 0 16

fpga altera verilog xilinx 教程

用户427466 2012-11-4 03:00: 那些年，我们拿下FPGA-第8章拿下变量数据类型（1）; 拿下变量数据类型在上一讲中，我们讲了常量数据类型的语法介绍，从如何表达一个整数，x和z的意义，参数（parameter）型常量的使 ...; 2822 19 0 19

altera verilog xilinx fpga教程

用户427466 2012-11-4 02:37: 那些年，我们拿下了FPGA-第9章拿下运算符(1); 第9章拿下运算符(1) 万丈高楼平地起，我们有了常量和变量的基础，也就知道在Verilog中怎么表示我们需要的数据，可是想要达到我们 ...; 3027 18 7 25

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