FPGA和CPLD-可编程逻辑器件-第274页-面包板社区

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用户1318081 2011-4-24 18:14: 光领域创新消除了带宽限制; 您是否展望过，如果不用担心带宽问题，未来会怎样?我们对此进行了规划。我们正在拓展带宽。我们的FPGA在很多宽带数据通路中得到了应用，因此，我们致 ...; 1780 7 0 7

用户1318081 2011-4-23 23:39: Altera突破半导体业界集成电路晶体管记录; Altera公司 (Nasdaq: ALTR)今天宣布，公司在集成电路中封装了有史以来最多的晶体管，在半导体技术上建立了业界里程碑。Altera的28-nm Stratix ? V FPGA 是 ...; 2128 12 0 6

用户1437025 2011-4-23 22:23: PlanAhead User Guide资料分享; 本想上传，可尝试了几次都失败了。需要的兄弟姐妹请留下邮箱，我将尽快发送。哈哈！我的博客就这样开张了！ ...; 622 2 1 3

wrhwindboy 2011-4-23 11:02: ARM处理器启动代码的分析与设计; ARM体系结构目前，ARM系列的通用32位RISC微处理器有ARM７、ARM９、ARM９Ｅ、ARM１０等多个产品，这些处理器可以工作于7种模式下。除User模式以外的其它模式都叫 ...; 1833 7 0 7

wrhwindboy 2011-4-23 10:50: 跨越鸿沟：同步世界中的异步信号; 在 http://www.mcu123.net/bbs/thread-4394-1-3.html 这找的一篇关于clock domain crossing的paper感觉还不错; 1634 4 0 4

wrhwindboy 2011-4-23 10:48: 关于verilog综合-个人小结; 一：基本 Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。二：verilog语句结构到门级的映射 1、连 ...; 1618 5 0 5

wrhwindboy 2011-4-23 10:46: 基于FPGA的多种分频设计与实现; 0 引言分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分 ...; 1726 6 0 6

wrhwindboy 2011-4-23 10:43: 影响FPGA设计中时钟因素的探讨(建立与保持时间写的很好）; 时钟是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成 ...; 1677 7 0 7

wrhwindboy 2011-4-23 10:38: ModelSim+SE+6[1].5下载及安装步骤; ModelSim SE 6.5 下载及安装步骤 1 ModelSim SE 6.5 下载在 ModelSim 网站 www.model.com 下载 ModelSim SE 6.5 源文件，进入 www.model.com ...; 2101 5 0 5

wrhwindboy 2011-4-23 10:36: FPGA的时钟设计; 无论是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工 ...; 1508 5 0 5

wrhwindboy 2011-4-23 10:31: RTL级建模的基本思想; RTL级建模的基本思想任何计算机语言都是人与计算机交流的一种载体，就像我们和美国人交流一样，大家要用一种双方都能识别的语言作为表达方式才能将我们 ...; 2209 6 0 6

wrhwindboy 2011-4-23 10:29: 静态时序分析（Static Timing Analysis）基础与应用（1）; 前言在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式兴起。此一趋势使得如何确保IC品质成为今日所有设计从业 ...; 1468 7 0 7

wrhwindboy 2011-4-23 10:28: 静态时序分析（Static Timing Analysis）基础与应用（2）; 在这些Boundary Condition定义之后，上述4种Path事实上都可看成是第1种Path（Flip-Flop到Flip-Flop）。也就是说，加上 Boundary Condition后，只要Clock给定，所 ...; 1697 6 0 6

wrhwindboy 2011-4-23 10:26: 约束、时序分析的概念; 很多人询问关于约束、时序分析的问题，比如：如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某部分组合逻 ...; 1188 8 0 8

wrhwindboy 2011-4-23 10:24: 分频器的verilog HDL描述; 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当 ...; 1879 7 0 7

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