FPGA/CPLD
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用户1664174 2011-4-9 03:25
FPGA内部是没有高阻态和不定态 信号不是1就是0
如题:FPGA内部是没有高阻态和不定态  信号不是1就是0。 这个问题让我吃了很大的苦头,自以为FPGA内部没有被片选中芯片输出高阻很帅,还能节约下一级模块 ...
用户244280 2011-4-9 02:19
有源晶振的EMC设计
    有源晶振的电路设计常见有两种: (1)、   (2)、 原理图设计要点: (1)、晶振电源去耦非常重要,建议加磁珠,去耦电容选三个,容值递减 ...
用户1664174 2011-4-8 12:55
Verilog阻塞与非阻塞赋值的不同
越是看似简单、经常接触的。我们越是不知其所以然。这就是我写本文的原因。         阻塞和非阻塞赋值一般使用在进程中,包括always和initial进程、as ...
用户347169 2011-4-7 17:14
时序约束(ZZ)
原文见 http://blog.163.com/yunwang2008@126/blog/static/1153145032009101111926642/
用户347169 2011-4-7 16:13
MC8051核在Spartan-3E Starter Kit 的实现(ZZ)
见网址 http://blog.ednchina.com/tengjingshu/219308/message.aspx ,很不错的,在SPARTAN-3AN调试完全没问题
用户347169 2011-4-7 16:10
用matlab生成查找表输出coe文件给xilinx的Mem IPCore使用(ZZ)
标签: coe    matlab    查找表    这是一个coe文件的例子 ; Sample initialization file for a ; 32-bit wide by 16 deep RAM(这是注释 ...
特权ilove314 2011-4-7 14:38
妙用硬件消抖
妙用硬件消抖         在特权同学的博文《别忘了随手关上“门”》中卖了个关子,现在就要来讲讲用硬件做消抖的方法,当然其实这个任务并没有太多新意 ...
ash_riple_768180695 2011-4-6 22:23
如何在Ubuntu 10.04下安装ScriptSim
    ScriptSim通过PLI建立了Verilog与Python的连接,使得用户可以用Python脚本语言创建仿真模型。这些仿真模型利用Python的各种特性,实现复杂的用户交互,使 ...
用户404775 2011-4-6 16:02
NIOS II uart 应用小结
(1)使用内部集成,在NIOS 的编译选项中System Library 中stdout,stdin,stderr选择配置的串口。 #include stdio.h int main() {     while(1)     ...
用户303340 2011-4-6 11:13
verilog学习总结
学习verilog时间不算短了,可是有些语法错误仍然存在。 0,应用PLL,也要注意遵循实例引用端口之间的规则,输出一定设为wire型,否则仿真时会报错无法load ...
用户1267625 2011-4-6 11:02
BMP格式图像文件详析
工具软件:工具软件:Hex Workshop 或 UltraEdit 首先请注意所有的数值在存储上都是按“高位放高位、低位放低位的原则”,如12345678h放在存储器中就是7856 3412 ...
FPGADeveloper 2011-4-6 10:04
将Matlab的fdatool生成的Coefficients导出到Altera FIR Megaco
今天和列位交流一下fdatool和FIR MegaCore的一个使用技巧的问题(和这些软件有关的基本概念不在此赘述)。首先fdatool是Matlab自带的一个数字滤波器的设计分析 ...
esad0 2011-4-6 06:28
用CPLD控制PM66语音芯片
郁闷不知道如何优化,一个简单的接口就用了90多个LE.
用户1631420 2011-4-5 17:05
继续前行~
从洛阳回来有段时间了-0- 。娜姐上次让我传点照片到这里,搞了几次,没搞明白这里空间如何传照片- - 可能在洛阳那段时间工作太忙碌,太浮躁了吧。   回 ...
特权ilove314 2011-4-3 11:57
国产FPGA助学计划
国产FPGA助学计划          自打去年12月中旬开始接触AgateLogic这家本土FPGA器件制造商,不到四个月的时间,虽然手头上总是多个项目齐头并进,真正 ...
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