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特权ilove314
2011-3-26 16:06
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不容忽视的跨时钟域设计
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不容忽视的跨时钟域设计 最近挺忙的，也没什么时间打理博客。但是再忙，也应该在适当的时候停下来做一点回顾，过去做过的对的不对的都应该 ...
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用户343254
2011-3-26 14:55
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MD652,Euvis选型指南，技术参数
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MD622H_Euvis_PDF技术指标.pdf MD622P_Euvis_PDF技术指标.pdf MD651D_Euvis_PDF技术指标.pdf MD652D_Euvis_PDF技术指标.pdf MD653D_Euvis_PDF技术指标.pdf ...
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用户1458878
2011-3-26 14:13
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综合器
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FPGA设计流程中，逻辑综合的过程非常重要。 由于HDL代码的多样性，逻辑综合的质量对最终设计性能的影响非常大。 在.18微米到.15微米的时代，FPGA的 ...
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用户1458878
2011-3-26 13:29
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EDIF文件格式
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EDIF文件格式简介 2010-07-28 09:27 EDIF是电子设计交换格式（Electronic Design Interchange Format）的英文字头缩写。EDIF综合了多种格式中 ...
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asus119_412419641
2011-3-25 19:38
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FPGA中存储器的初始化文件生成
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在VC开发环境下生成正弦信号的初始化ROM表 首先，新建一个Win32 Console Application的空工程，再新建一个sin_rom.c文件并将其添加到Source Files中，然后编 ...
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wxg1988
2011-3-25 17:28
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VHDL数据类型转换
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VHDL数据类型转换 3. 数据类型的转换 在VHDL程序中,不同类型的对象不能代入,因此要进行类型转换.类型转换的方法有: (1)类型标记法.用类型名称来实现关系密切 ...
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jlx_cuc
2011-3-24 11:25
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Matlab与Modelsim的联合仿真
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实验室做FPGA算法的基本流程：matlab进行功能层的仿真，然后再用matlab做算法层的仿真。Matlab功能之强大在于基本所有的数字信号处理在其内部都有相应的函数能 ...
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用户230340
2011-3-23 22:13
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利用VLC无线局域网共享视频
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公司有两块Sora板卡,主要是用FPGA作控制,PC机处理,将它模拟成网卡, 可以跑802.11a/b,通过VLC这个开源软件,可以传输视频,目前传标清比较流畅,高清还差 ...
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用户404775
2011-3-23 16:17
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NIOS II 的IO，串口uart测试
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（1）：测试代码 #include "system.h" #include "altera_avalon_uart_regs.h" #include "altera_avalon_pio_regs.h" #include "alt_types.h" int main (voi ...
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用户404775
2011-3-23 16:12
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NIOS II 函数库“.h .c”文件路径及介绍
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（1）文件路径altera\81\ip\altera\sopc_builder_ip\
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用户397082
2011-3-23 15:58
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车载卫星天线-广州吉轩车载卫星天线
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车载卫星天线 车载卫星天线 车载卫星天线是安装在汽车上的一种卫星天线，车载卫星天线接收就是接收卫星传送的电视信号,只要在卫星信号有效覆盖区内,都可以 ...
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用户404775
2011-3-23 10:09
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Nios II ERRO“error parsing project stf file”
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问题：新建NIOS工程是报错误，“error parsing project stf file”？ 原因：工程文件夹路径包含中文或者空格，去掉即可。 ...
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用户404775
2011-3-23 10:07
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Quartus II 无法调用Modelsim
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问题：Quartus II 无法调用Modelsim？ 原因：没有设置Modelsim的路径。Quartus II 软件中 tools-Options，在Category中选择EDA Tools Options 中的EDA Too ...
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用户404775
2011-3-23 10:06
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modlesim 运行Iteration limit reached at time 0 ms
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（1）modlesim 仿真运行时出现“# ** Error: (vsim-3601) Iteration limit reached at time 0 ms.” （2）出现警告“# ** Warning: (vsim-3479) Time unit 'n ...
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用户404775
2011-3-23 10:06
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FPGA与Simlink设计DDS
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（1）硬件电路框架，FPGA+高速DAC+平滑滤波器； （2）从Simulink 调用库Altera DSP Builder Blockset中的 Increment Decrement；LUT：511*511*sin( )+512， ...
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