FPGA和CPLD-可编程逻辑器件-第278页-面包板社区

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用户404775 2011-3-23 10:09: Nios II ERRO“error parsing project stf file”; 问题：新建NIOS工程是报错误，“error parsing project stf file”？原因：工程文件夹路径包含中文或者空格，去掉即可。 ...; 2789 9 0 9

用户404775 2011-3-23 10:07: Quartus II 无法调用Modelsim; 问题：Quartus II 无法调用Modelsim？原因：没有设置Modelsim的路径。Quartus II 软件中 tools-Options，在Category中选择EDA Tools Options 中的EDA Too ...; 3731 9 0 9

用户404775 2011-3-23 10:06: modlesim 运行Iteration limit reached at time 0 ms; （1）modlesim 仿真运行时出现“# ** Error: (vsim-3601) Iteration limit reached at time 0 ms.” （2）出现警告“# ** Warning: (vsim-3479) Time unit 'n ...; 7273 9 0 9

用户404775 2011-3-23 10:06: FPGA与Simlink设计DDS; （1）硬件电路框架，FPGA+高速DAC+平滑滤波器；（2）从Simulink 调用库Altera DSP Builder Blockset中的 Increment Decrement；LUT：511*511*sin( )+512， ...; 1594 9 0 9

用户283608 2011-3-22 19:27: 一位BCD码加减模块的设计; 为了完成大学里最后一个作品——毕业设计，所以要好好的下个苦工，给大学留下一个美好的结尾。我做的是基于CPLD的数字倍频器。里面有一个同步测周计数 ...; 6828 6 0 6

用户253961 2011-3-22 19:00: 基于DE1的VGA（4K色彩）测试; 这个测试工程是用的50Mhz的输入脉冲，800*600的分辨率，刷新率为72hz，与上次的8bit测试工程类型。这里因为DE1的RGB是各4位的，共有12bit，即共有4096种色彩。 ...; 2401 11 0 11

用户308237 2011-3-22 17:38: FPGA结构原理与特点; FPGA 是一类高集成度的可编程逻辑器件，起源于美国的Xillnx公司，该公司于1985年推出了世界上第一块FPGA芯片。在这二十年的发展过程中，FPGA的硬件体系结 ...; 1360 0 0 0

用户405534 2011-3-22 10:06: 怎么才能用SignalTAP II正确地观察wire和reg?; 怎么才能用SignalTAP II正确地观察wire和reg? 下面的一篇文章写得相当好,回答了我很久以来的疑问:即用SignalTAP II不能正确的观察wire信号,其实 ...; 916 0 0 0

用户1500115 2011-3-21 20:41: 【转】Xilinx FPGA 开发中遇到的问题及解决途径; 转自 http://www.eefocus.com/leageshine/blog/08-01/142179_f13c8.html 比我自己写的清楚明白 Q: Checking timing specifications ... Checking Partitions ...; 4129 5 0 5

用户188432 2011-3-21 14:48: 王金明这本《Verilog HDL程序设计教程》更适合初学者入门; 当时做为一个verilog初学者，老师推荐我们夏宇闻的《Verilog HDL数学系统设计教程》和王金明《Verilog HDL程序设计教程》，老师说王金明的书更浅显易懂， ...; 3717 5 1 6

用户1413338 2011-3-20 22:34: NIOS 编译报错; NIOS软核构建完成之后，编译的时候报错 Error: Generation skipped because the system has validation errors. 刚开始还以为是license的原因，在网上重新 ...; 1375 0 0 0

wxg1988 2011-3-18 23:58: EPM570使用介绍; 最近老是要我给同学们介绍CPLD EPM570芯片，便制作了PPT，给需要的同学，欢迎博友浏览！！！ attachment download ...; 3150 6 1 7

用户397707 2011-3-18 20:31: FPGA永远在路上之-FPGA中的延时处理; 前言：延时处理在工程中应用很多，很多时候，不知道如何用verilog来描述，这里来探讨一下，或许能对设计有所帮助。 FPGA设计中的延时电路的产生：在日常 ...; 16205 8 1 9

用户397707 2011-3-18 20:02: FPGA永远在路上; 今天调试新的FPGA开发板，发现了两个很严重的问题。第二次做BGA封装的电路还是如此不堪一用，真是惭愧。现在知道问题在哪儿了，喜忧参半。问题找出了，时间耽 ...; 1991 5 0 5

用户309466 2011-3-18 16:33: vhdl写半整数分频器的困惑; vhdl写半整数分频器的困惑项目中遇到pll资源不够，要做出2.5分频器，在网上找了一些资料，基本步骤为先用输入时钟做出占空比为50%的5分频，把这个时 ...; 2638 6 1 7

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