FPGA和CPLD-可编程逻辑器件-第279页-面包板社区

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用户302924 2011-3-18 14:57: verilog中有符号数和无符号数运算需要注意的问题; verilog中最简单的加减乘除运算对于有符号数和无符号数其实是有很大区别的，现总结几点如下：例子：对输入a,b取平均值，然后赋值给c输出 always @ ...; 5995 13 0 13

用户1178441 2011-3-18 14:29: 视频处理心的(三) LVDS解码; LVDS 接收器IP core设置完以后,最好编译一次,然后就可以打开Pin Planner设置管脚了，首先将数据线和时钟线的I/O Standard设置为LVDS，系统自动把负端显示出来 ...; 3524 4 0 4

特权ilove314 2011-3-18 09:46: 别忘了随手关上“门”; 别忘了随手关上“门” 题目想表达的一个意思是“把门打开以后，别忘了随手关上门”。记得特权同学在第一个单位工作时，每天早晨上班都能提 ...; 4342 8 6 14

FPGADeveloper 2011-3-18 09:23: ISE联合Modelsim与Synplify Pro的使用; ISE联合Modelsim与Synplify Pro的使用之前在弄altera QII平台，现在学习需要，换成ISE平台了。学习过程都是一样的！ attachment download 初学者常见 ...; 4546 6 4 10

zenghao616_997442595 2011-3-17 22:10: FPGA收集整理的资料; 小弟在电子论坛上面看到的好东西。。。。热心网友收集的FPGA资料：很好的链接，给力啊！ http://www.ourdev.cn/bbs/bbs_content.jsp?bbs_sn=3507545bbs_ ...; 2309 10 0 10

fuxiao123_401762695 2011-3-17 21:39: 赛灵思和Synopsys联手推出业界首部开发方法手册; 专门针对SoC设计中的FPGA原型设计开发手册收录了原型设计的最佳实践方案 2011 年 3 月10 日，中国北京——全球可编程逻辑解决方案领先厂商赛灵思公司(NASDAQ: ...; 2769 11 0 11

FPGADeveloper 2011-3-17 21:38: Xilinx ISE12.3关联Modelsim6.5; Xilinx ISE12.3关联Modelsim6.5，即Xilinx ISE12.3和ModelSim6.5的编译库的问题 1.直接找到E:\Xilinx\12.3\ISE_DS\ISE\bin\nt\compxlib.exe（根据自己的安 ...; 4542 3 0 3

zenghao616_997442595 2011-3-17 20:01: FPGA学习笔记__混合设计方法; 小弟花了两个晚上的成果…… 在大型FPGA的设计过程中，往往是采用的从上至下的混合设计方法，既是先由顶层设计工程师将一个工程进行整体的 ...; 2604 10 0 10

用户1178441 2011-3-17 18:16: 视频处理心的(一) LVDS知识; 近段时间接收一个电视行业视频处理项目,一路做下来,颇多的心的体会, 首先了解一下基本的知识:在FPGA的前端是MSTAR机芯,信号传输采用LVDS形式. 在电视 ...; 9359 4 3 7

用户1178441 2011-3-17 18:14: 视频处理心的(二) LVDS接收; 上一篇我们介绍了LVDS的电视行业的一般知识,本篇来谈谈FPGA接收LVDS信号以及数据的解码. 在FPGA接收LVDS信号前,必须先保证信号的质量.下图为一组数据与时钟 ...; 3699 6 1 7

用户304504 2011-3-17 13:43: 积分你; 怎么获得更多积分啊？; 815 1 0 1

jlx_cuc 2011-3-17 11:33: ISE中VHDL test bench模板的错误及修改; Xilinx的FPGA设计有一套自己的开发工具——ISE。ISE功能强大，其中最重要一个就是它里面自带了大量的程序模板，使得设计人员不需要自己手动敲一些重复的代码。 ...; 4098 8 1 9

用户318962 2011-3-17 10:51: FPGA低功耗设计注意事项; FPGA 的功耗高度依赖于用户的设计，没有哪种单一的方法能够实现这种功耗的降低，如同其它多数事物一样，降低功耗的设计就是一种协调和平衡艺术，在进行低 ...; 1818 4 1 5

zenghao616_997442595 2011-3-16 22:28: VHDL语言的基本结构; VHDL语言的基本结构 VHDL语言通常包括库说明、实体说明、结构体说明3个部分。 library ieee; use ieee.std_logic_1164.all; --库说明 entity dff1 is port( ...; 1696 13 0 13

用户620417 2011-3-16 15:34: 可编程处理正在改变什么？（视频、白皮书）; 这个问题是不久前在 Xilinx发布全球首款可扩展处理平台ZYNQ 时，我向他们提出的（ ZYNQ相关视频）。我想通过这个抛砖引玉的话题来引发有关FPGA公司在 ...; 8021 12 0 12

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