FPGA和CPLD-可编程逻辑器件-第281页-面包板社区

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用户1500115 2011-3-21 20:41: 【转】Xilinx FPGA 开发中遇到的问题及解决途径; 转自 http://www.eefocus.com/leageshine/blog/08-01/142179_f13c8.html 比我自己写的清楚明白 Q: Checking timing specifications ... Checking Partitions ...; 4222 5 0 5

用户188432 2011-3-21 14:48: 王金明这本《Verilog HDL程序设计教程》更适合初学者入门; 当时做为一个verilog初学者，老师推荐我们夏宇闻的《Verilog HDL数学系统设计教程》和王金明《Verilog HDL程序设计教程》，老师说王金明的书更浅显易懂， ...; 3790 5 1 6

用户1413338 2011-3-20 22:34: NIOS 编译报错; NIOS软核构建完成之后，编译的时候报错 Error: Generation skipped because the system has validation errors. 刚开始还以为是license的原因，在网上重新 ...; 1386 0 0 0

wxg1988 2011-3-18 23:58: EPM570使用介绍; 最近老是要我给同学们介绍CPLD EPM570芯片，便制作了PPT，给需要的同学，欢迎博友浏览！！！ attachment download ...; 3243 9 1 10

用户397707 2011-3-18 20:31: FPGA永远在路上之-FPGA中的延时处理; 前言：延时处理在工程中应用很多，很多时候，不知道如何用verilog来描述，这里来探讨一下，或许能对设计有所帮助。 FPGA设计中的延时电路的产生：在日常 ...; 16713 9 1 10

用户397707 2011-3-18 20:02: FPGA永远在路上; 今天调试新的FPGA开发板，发现了两个很严重的问题。第二次做BGA封装的电路还是如此不堪一用，真是惭愧。现在知道问题在哪儿了，喜忧参半。问题找出了，时间耽 ...; 2060 5 0 5

用户309466 2011-3-18 16:33: vhdl写半整数分频器的困惑; vhdl写半整数分频器的困惑项目中遇到pll资源不够，要做出2.5分频器，在网上找了一些资料，基本步骤为先用输入时钟做出占空比为50%的5分频，把这个时 ...; 2748 8 1 9

用户302924 2011-3-18 14:57: verilog中有符号数和无符号数运算需要注意的问题; verilog中最简单的加减乘除运算对于有符号数和无符号数其实是有很大区别的，现总结几点如下：例子：对输入a,b取平均值，然后赋值给c输出 always @ ...; 6050 14 0 14

用户1178441 2011-3-18 14:29: 视频处理心的(三) LVDS解码; LVDS 接收器IP core设置完以后,最好编译一次,然后就可以打开Pin Planner设置管脚了，首先将数据线和时钟线的I/O Standard设置为LVDS，系统自动把负端显示出来 ...; 3623 4 0 4

特权ilove314 2011-3-18 09:46: 别忘了随手关上“门”; 别忘了随手关上“门” 题目想表达的一个意思是“把门打开以后，别忘了随手关上门”。记得特权同学在第一个单位工作时，每天早晨上班都能提 ...; 4431 10 6 16

FPGADeveloper 2011-3-18 09:23: ISE联合Modelsim与Synplify Pro的使用; ISE联合Modelsim与Synplify Pro的使用之前在弄altera QII平台，现在学习需要，换成ISE平台了。学习过程都是一样的！ attachment download 初学者常见 ...; 4660 7 4 11

zenghao616_997442595 2011-3-17 22:10: FPGA收集整理的资料; 小弟在电子论坛上面看到的好东西。。。。热心网友收集的FPGA资料：很好的链接，给力啊！ http://www.ourdev.cn/bbs/bbs_content.jsp?bbs_sn=3507545bbs_ ...; 2362 10 0 10

fuxiao123_401762695 2011-3-17 21:39: 赛灵思和Synopsys联手推出业界首部开发方法手册; 专门针对SoC设计中的FPGA原型设计开发手册收录了原型设计的最佳实践方案 2011 年 3 月10 日，中国北京——全球可编程逻辑解决方案领先厂商赛灵思公司(NASDAQ: ...; 2892 12 0 12

FPGADeveloper 2011-3-17 21:38: Xilinx ISE12.3关联Modelsim6.5; Xilinx ISE12.3关联Modelsim6.5，即Xilinx ISE12.3和ModelSim6.5的编译库的问题 1.直接找到E:\Xilinx\12.3\ISE_DS\ISE\bin\nt\compxlib.exe（根据自己的安 ...; 4644 4 0 4

zenghao616_997442595 2011-3-17 20:01: FPGA学习笔记__混合设计方法; 小弟花了两个晚上的成果…… 在大型FPGA的设计过程中，往往是采用的从上至下的混合设计方法，既是先由顶层设计工程师将一个工程进行整体的 ...; 2678 10 0 10

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