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zenghao616_997442595
2011-3-14 22:00
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VHDL语言的运算符
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VHDL语言的运算符介绍。。初学者可以看看。。。我也是。。哈哈 attachment download
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FPGADeveloper
2011-3-14 21:23
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Altera--FPGA 管脚
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Altera：用户I/O：不用解释了。配置管脚： MSEL 用于选择配置模式，比如AS、PS等。 DATA0 FPGA串行数据输入，连接到配置器件的串行数据输出管脚。 DCLK FPGA串 ...
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用户226122
2011-3-14 20:33
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Altera编程杂谈
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不同的FPGA内部有不同的结构，就好比不同的单片机有不同的处理器一样，不同的处理器指令不一样，这是因为每个处理器的指令都是根据处理器硬件设 ...
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用户283608
2011-3-14 10:21
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按键去抖动实验
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实验原理 独立按键电路图如图1所示。作为机械开关的键盘，在按键操作时，机械触点的弹性及电压突跳等原因，在触点闭合或开启的瞬间 ...
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用户283608
2011-3-14 10:11
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数码管动态扫描实验
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实验原理 硬件电路图如图1所示，图中J1连接着8个共阳数码管的数据段（段码）：a，b，c，d，e，f，g，dp，J2连接着选通端 ...
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用户283608
2011-3-14 10:04
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二进制码转换为二—十进制（BCD）码
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转换原理 对于一个8位二进制码bn-1bn-2……b1b0,,其在十进制编码方式下的值为 式 1 把 ...
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用户283608
2011-3-14 10:02
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32位无符号除法器
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在Verilog HDL语言中虽然有除的运算指令，但是除运算符中的除数必须是2的幂，因此无法实现除数为任意整数的除法，很大程度上 ...
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用户270822
2011-3-13 23:36
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Verilog 错误（10028）
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error(10028):can't resolve multiple constant drivers for net 两个进程里都有同一个条件判断的话，会产生并行信号冲突的问题。 同一个信号不允许在多个进 ...
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用户1631420
2011-3-11 19:57
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DDS
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接着上回。这次是rtl视图。 这是我初步设计的RTL级视图。 3个模块，一个用ALTERA自带的PLL生成的时钟频率。 一个累加器和加法器，一个存储正弦 ...
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用户259295
2011-3-10 23:13
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FPGA系统级设计方法
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由于FPGA在逻辑处理方面有很高的速度，并且具有高效、节省内部资源等特点。在数字信号处理中，尤其在逻辑控制方面起到了很大的作用。如今FPGA另一个主 ...
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特权ilove314
2011-3-9 19:41
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好书从比喻开始
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好书从比喻开始 昨天看了《MIPS处理器设计透视》的第一章（http://www.docin.com/p-102091678.html），作者从很普通的快餐店经营的故事入手 ...
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用户303340
2011-3-9 16:08
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libero 8.5 counter核的应用?
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最近用到Counter 核。 源代码： module counter ( Data, Enable, Sload, Aclr, Aset, Clock, Q, Tcnt ); Enable使能端，Aclr ...
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用户1292807
2011-3-9 00:06
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调试FPGA电路板的小总结
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新的PCB电路板回来后，我们就要开工干活了： 1.用万用表先检查一下空PCB的所有电源和所有分割地是否正常，不正常的话赶紧联系PCB供应商，拿出证据让他们重做， ...
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用户253961
2011-3-8 20:52
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基于DE1的SRAM测试
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该测试的功能主要测试DE1的sram驱动,用一个拨码开关设置sram的读和写，当写入sram时，连续的写入，大约60ns写一次，当拨码开关设置成读时，就读出最 ...
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用户253961
2011-3-8 16:31
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“残忍”的inout
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最近刚学verilog编程，语法不是很熟，在连续sram驱动时，其数据端口用了inout类型，但是在语法编译时老是出现错误： Error: BIDIR pin "SramData " fee ...
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