FPGA和CPLD-可编程逻辑器件-第283页-面包板社区

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特权ilove314 2011-3-1 09:44: 为国产FPGA正名; 为国产FPGA正名两个调试中遇到的小问题，引以为戒。 1．画板子的时候由于没注意结构上的固定边框，不小心把一个旁路电容放在边界上。在外部铁壳将液晶 ...; 6715 4 6 10

zenghao616_997442595 2011-2-28 15:07: 关于Verilog HDL的学习; 关于Verilog HDL的学习资料来源： http://www.srvee.com/home/space-1004-do-blog-id-797.html 1. 首先讲一下为什么需要学习硬件描述语言（Hardware ...; 1693 11 0 11

ash_riple_768180695 2011-2-28 14:24: 如何分析FPGA的片上资源使用情况; 在维护遗留代码（4）——时序问题初露端倪这篇文章中，我提到“第三方开发的设计中，组合逻辑与时序逻辑的比例为2.6:1”，这是造成该设计时序 ...; 5486 17 7 24

zenghao616_997442595 2011-2-26 18:56: FPGA学习之时序逻辑设计范例; 前面介绍了触发器的设计，下面介绍常用的时序逻辑电路设计范例：序列信号发生器：（ VHDL ）序列信号发生器是指在系统时钟的作用下面能 ...; 1731 9 0 9

zenghao616_997442595 2011-2-26 18:55: FPGA学习之触发器设计范例; 前面介绍了基本门电路以及常用的组合逻辑的设计代码，下面介绍常用触发器的代码实例。触发器是构成时序逻辑电路的基本单元，是能够存储1位二进制代码的 ...; 1512 11 0 11

zenghao616_997442595 2011-2-26 18:54: FPGA学习之组合逻辑设计范例; 上一篇写的是常用门电路设计范例，这一篇写常用组合逻辑电路的设计。 1、编码器：8-3线编码器：（VHDL） library ieee; use ieee.std_logic.1164.all; enti ...; 1213 13 0 13

zenghao616_997442595 2011-2-26 18:46: 常用逻辑门电路的代码实例; 小弟写这些也只是依葫芦画瓢，但是这样对于我们这样的初学者掌握语法是快速入门的好办法，把代码照着输一遍，编译仿真一下也可以熟练对Quartus的使用。各种“领 ...; 2302 13 0 13

zenghao616_997442595 2011-2-26 18:43: FPGA快速入门（转载）; 怎样实现单片机/FPGA的快速入门网络培训： “柏氏” 7步FPGA快速入门学习法有很多年轻人，被割裂了历史，被荒废了未来迷茫，迷茫到几乎 ...; 2878 10 0 10

zenghao616_997442595 2011-2-26 18:41: FPGA学习_IP核_硬核_固核_软核; 软核、硬核以及固核的概念现在的FPGA设计，规模巨大而且功能复杂，因此设计的额每一个部分都是从头开始是不切实际的。一种解决的办法是：对于较为通用 ...; 2340 9 0 9

zenghao616_997442595 2011-2-26 18:38: 可编程逻辑器件发展; 可编程逻辑器件发展从可编程器件发展看FPGA未来趋势可编程逻辑器件的发展历史可编程逻辑器件的发展可以划分 ...; 1770 9 0 9

fuxiao123_401762695 2011-2-25 14:47: 如何在ISE中更新老版本的IP核; 今天在ISE中打开以前做的一个工程时，总是不停地提示 INFO:sim:760 - You can use the CORE Generator IP upgrade flow to upgrade the selected IP Block_Memo ...; 5456 12 0 9

用户143688 2011-2-24 15:40: FPGA设计之时钟设计; 时钟设计我们从宏观和微观两个方面来考虑，所谓宏观就是指考虑整个FPGA周边器件对FPGA时钟资源及时钟域使用的影响进行考虑，所谓微观指FPGA内部时钟设计的一些 ...; 2366 4 0 4

zenghao616_997442595 2011-2-23 18:03: FPGA学习之Quartus基本使用; 1、关于Altera Quartus II 的原理图表编辑基本使用：新建工程--file--new project wizard--接着next就是的了，但是要注意功工程的名字要和你的设计的顶层名字 ...; 3308 12 0 12

特权ilove314 2011-2-23 13:15: Verilog代码可移植性设计; Verilog代码可移植性设计 1. 参数定义 localparam，实例代码如下： module tm1( clk,rst_n, ...; 5897 8 3 11

用户230340 2011-2-22 01:40: SDRAM ip的使用; 占座，待更新; 2317 13 0 13

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