FPGA和CPLD-可编程逻辑器件-第283页-面包板社区

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zenghao616_997442595 2011-3-4 15:58: verilog查询参考指南; attachment download verilog查询参考指南摘自周立功单片机。。。; 1648 9 0 9

用户253961 2011-3-4 09:56: verilog的UART的发送问题; 经过4~5天的调试，Uart最终还是没有成功，不懂是什么原因。原因大概如下： 1. usb转串口线没有成功，因为驱动只有xp的，而我的系统是win7旗舰版的 ...; 2817 13 0 13

用户253961 2011-3-4 09:51: verilog的UART的接收问题; 一，首先总结我在网上论坛上发的贴问的问题： verilog编写的两个奇怪现象： 1.在执行always@(posedge Clk50Mhz or negedge RstN) if(RstN) ...; 4075 10 3 13

用户253961 2011-3-4 09:50: Modelsim破解过程; 开学这几天一直在弄这个破解，搞得身心疲惫。在网上试了很多方法，一般都是有一个破解器，会会自动生成一个lience.dat的文件，里面含有自己 ...; 10944 10 2 12

用户317172 2011-3-3 19:04: 异步FIFO的学习计划; 主要目的是学习基于fpga的uart设计，要用到异步fifo。计划：时间：一天目标：读懂fifo的程序，（好像能用quar ...; 853 1 0 1

fuxiao123_401762695 2011-3-3 16:03: ISE13.1调用Modelsim10.0出现的一点小问题及解决过程; ISE13.1调用Modelsim10.0出现的一点小问题及解决过程软件环境： ISE13.1+System Generator Matlab2010b Modelsim SE 10.0 已编译Xilinx器件的M ...; 8658 13 0 12

用户1292807 2011-3-2 21:55: Spartan3a DSP视频处理; 我最近的一个项目是用FPGA实现4视频合成显示。使用的器件是xilinx 的Spartan3A dsp。其实这个项目做了很长时间了，最近第二版PCB回来了，正在调试中，前几天测试 ...; 1676 1 3 4

用户1292807 2011-3-2 21:40: 第一次开博客，希望能坚持写下去; 为什么开博，其实最近看到特权同学的博客深受启发，觉得不断总结归纳自己，那是给自己留下的一笔财富。记录自己的技术轨迹，点点心情，在有空的时候再回 ...; 1027 1 0 1

zenghao616_997442595 2011-3-2 21:31: QuartusII使用介绍; attachment download QuartusII基本使用入门; 1601 7 0 7

用户258499 2011-3-2 12:16: Error: Selected device has 105 RAM location(s) of; 在做nios2控制彩色液晶的实验中，想用signalTap Logic Analyzer看一下LCDCLK的时钟情况。做着做着，突然编译quartus2出现如下：Error: Selected device has 105 ...; 6319 6 1 7

huli184_389376486 2011-3-1 19:35: FPGA设计者的5项基本功; FPGA设计者的5项基本功记得《童林传》里，佟林练的基本功是“绕大树、解皮绳”，然后才练成了什么“鬼影随行、柳叶绵丝掌”。在我看来，成为一名说得 ...; 2441 4 0 4

特权ilove314 2011-3-1 09:44: 为国产FPGA正名; 为国产FPGA正名两个调试中遇到的小问题，引以为戒。 1．画板子的时候由于没注意结构上的固定边框，不小心把一个旁路电容放在边界上。在外部铁壳将液晶 ...; 6771 6 6 12

zenghao616_997442595 2011-2-28 15:07: 关于Verilog HDL的学习; 关于Verilog HDL的学习资料来源： http://www.srvee.com/home/space-1004-do-blog-id-797.html 1. 首先讲一下为什么需要学习硬件描述语言（Hardware ...; 1706 11 0 11

ash_riple_768180695 2011-2-28 14:24: 如何分析FPGA的片上资源使用情况; 在维护遗留代码（4）——时序问题初露端倪这篇文章中，我提到“第三方开发的设计中，组合逻辑与时序逻辑的比例为2.6:1”，这是造成该设计时序 ...; 5524 18 7 25

zenghao616_997442595 2011-2-26 18:56: FPGA学习之时序逻辑设计范例; 前面介绍了触发器的设计，下面介绍常用的时序逻辑电路设计范例：序列信号发生器：（ VHDL ）序列信号发生器是指在系统时钟的作用下面能 ...; 1748 9 0 9

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