FPGA和CPLD-可编程逻辑器件-第88页-面包板社区

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用户1847173 2015-8-26 00:59: 评论：@学习笔记博客中提到的“FPGA学习笔记2之编程规范”; 不错; 827 17 0 17

特权ilove314 2015-8-25 19:38: 【博客大赛】FPGA实战演练逻辑篇67：测试脚本编写; 测试脚本编写本文节选自特权同学的图书《 FPGA 设计实战演练（逻辑篇）》配套例程下载链接： http://pan.baidu.com/s/1pJ5 ...; 1313 14 0 14

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特权ilove314 2015-8-23 15:51: 【博客大赛】FPGA实战演练逻辑篇66：仿真验证概述; 仿真验证概述本文节选自特权同学的图书《 FPGA 设计实战演练（逻辑篇）》配套例程下载链接： http://pan.baidu.com/s/1pJ5 ...; 1173 8 0 8

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coyoo 2015-8-21 08:56: 有关ALTCLKCTRL模块的一些变化; 新书的逻辑内生时钟一章特别讲到了altera的ALTCLKCTRL模块，使用过这个模块的都知道，其四个输入是有限制，即四个输入中最多只能有两个来自fpga的引脚，且四 ...; 3932 19 2 21

altera altclkctrl

特权ilove314 2015-8-19 18:20: 【博客大赛】FPGA实战演练逻辑篇65：CMOS摄像头接口时序设计5时序报告; CMOS 摄像头接口时序设计 5 时序报告（特权同学版权所有）本文节选自特权同学的图书《 FPGA 设计实战演练（逻辑篇）》（特权同 ...; 1223 6 1 7

fpga 博客大赛

特权ilove314 2015-8-18 20:51: 【博客大赛】FPGA实战演练逻辑篇64：CMOS摄像头接口时序设计4时序约束; CMOS 摄像头接口时序设计 4 时序约束（特权同学版权所有）本文节选自特权同学的图书《 FPGA 设计实战演练（逻辑篇）》（特权同 ...; 1166 8 0 8

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用户1847764 2015-8-17 22:15: FPGA学习心得------------计数器的显示; 这是昨天刚刚做完的一个，小项目主要是为了练习按键消抖、数码管显示、二进制转bcd码的练习。刚开始学习FPGA，所以没事就总结一下自己的学习过程，如有不对 ...; 1186 21 0 21

按键消抖数码管显示二进制转bcd码

用户1664191 2015-8-17 11:13: 7系列FPGA管脚说明; Zynq7000 系列之Zynq7000系列引脚功能综述很多人做了很久的FPGA，知道怎么去给信号分配引脚，却对这些引脚的功能及其资源限制知之甚少；在第一章里对 ...; 6542 27 0 7

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特权ilove314 2015-8-17 08:16: 【博客大赛】FPGA实战演练逻辑篇63：CMOS摄像头接口时序设计3实际计算; CMOS 摄像头接口时序设计 3 实际计算（特权同学版权所有）本文节选自特权同学的图书《 FPGA 设计实战演练（逻辑篇）》（特权同 ...; 1069 10 0 10

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用户590108 2015-8-16 21:04: 时序约束的几种方法; 对自己的设计的实现方式越了解，对自己的设计的时序要求越了解，对目标器件的资源分布和结构越了解，对EDA工具执行约束的效果越了解，那么对设计的时序约束目 ...; 646 2 1 3

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用户590108 2015-8-16 12:00: 【转】信号去直流方法; 利用FPGA进行数字信号处理时，信号中的直流分量通常需要去除，而直流分量在AD前段就存在，如果采用模拟电路去除直流分量比较复杂，因此通常在AD后端数字域 ...; 1453 5 0 5

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用户590108 2015-8-16 11:39: DSP in FPGA：FIR滤波器（五）; 在DSP in FPGA: FIR滤波器设计（二）、（三）、（四）中分别讲解了直接型、转置型和脉动型结构FIR滤波器的实现方法，这三种结构是FPGA实现中比较常用 ...; 596 2 0 2

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用户590108 2015-8-16 11:37: DSP in FPGA：FIR滤波器（四）; 这节主要讲解脉动型(Systolic)FIR滤波器设计。脉动型FIR滤波器是对直接型的升级，在每个操作后都加入流水线级，每个动作都打一拍，就 ...; 850 3 0 3

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用户590108 2015-8-16 11:36: DSP in FPGA：FIR滤波器（三）; 这一节主要讲解一下转置型FIR滤波器实现。 FIR滤波器的单位冲激响应h(n)可以表示为如下式：对应转置型结 ...; 589 1 0 1

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用户590108 2015-8-16 11:32: DSP in FPGA：FIR滤波器（二）; FIR滤波器根据输入数据速率的不同可分为串行结构、半并行结构和全并行结构。串行结构的FIR滤波器是将并行数据串行输入，所需的DSP资源较少，但是数据吞吐 ...; 635 2 0 2

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