FPGA和CPLD-可编程逻辑器件-第103页-面包板社区

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用户1715035 2015-4-9 11:46: 【先挖坑，懂了再来填】遇到一个dsp和fpga交互的问题; 最近遇到一个 dsp 和 fpga 交互的问题，虽然问题已经解决，但是原因还是没弄太懂，先挖一个坑，以后再填，或者看过这篇博文知道的答案的，希望能指教一二 ...; 2309 7 2 9

fpga，dsp，交互

用户1715035 2015-4-9 11:36: verilog实现串口; 主要记录自己在利用 verilog 实现串口的时候一些简单的介绍和遇到问题和思考。备忘 1、串口传输格式，可以百度，有很多也很简单。 ...; 1113 6 0 6

fpga，rs232，串口

用户1715035 2015-4-9 11:29: verilog实现串口; 主要记录自己在利用 verilog 实现串口的时候一些简单的介绍和遇到问题和思考。备忘 1、串口传输格式，可以百度，有很多也很简单。串口分为 ...; 747 4 0 4

wiliamzhou_446210705 2015-4-8 20:47: 【博客大赛】Odyssey Max 10 overview; Odyssey Max 10 IOT Evaluation Kit 是来自世界著名分销商品牌 Macnica 的一款开发套件，我从同事手上拿到了这个开发套件，终于见识到传说中的 MAX ...; 2049 27 0 27

博客大赛 10 max enpirion ble4.0

pengchengcheng082_593158939 2015-4-8 16:07: 低功耗设计基本概念; 转自http://www.elecfans.com/article/87/2006/20060311252.html 由于可以高度集成，并具有低功耗、输入电流小、连接方便和具有比例性等性质，CMO ...; 1421 12 0 12

asic

特权ilove314 2015-4-8 07:41: 【博客大赛】FPGA实战演练逻辑篇11：时钟电路; 时钟电路本文节选自特权同学的图书《 FPGA 设计实战演练（逻辑篇）》配套例程下载链接： http://pan.baidu.com/s/1pJ5bCtt ...; 4387 21 4 25

fpga 博客大赛特权同学时钟电路

用户1715035 2015-4-7 00:00: matlab实现下变频仿真; 主要是为了测试下变频对信号信噪比的影响。下变频主要包括:频率搬移+低通滤波+抽取信号来实现代码如下： close all;clc;clear all; fs = 1 ...; 4944 7 0 7

matlab，下变频

用户1736901 2015-4-6 09:47: TimeQuest User Guide 翻译4; Analyzing Results 这部分算是最重要的一个环节了，不是因为它很难，而因为其他的文档都会跳过分析的环节。我已经无数次看到设计者花大力气在.sdc上 ...; 1802 27 3 30

fgpa 时序约束

特权ilove314 2015-4-5 21:40: 【博客大赛】FPGA实战演练逻辑篇10：电源电路; 电源电路本文节选自特权同学的图书《 FPGA 设计实战演练（逻辑篇）》配套例程下载链接： http://pan.baidu.com/s/1pJ5bCtt ...; 2114 10 3 13

fpga 博客大赛电源电路特权同学

用户431613 2015-4-4 15:05: 评论：@究其不明摒其不力：实践中的FPGA工程师博客中提到的“维护遗留代码（8）——当riple遇到ripple（行波时钟）”; 行波时钟和时钟使能; 960 3 0 3

用户431613 2015-4-4 14:46: 评论：@究其不明摒其不力：实践中的FPGA工程师博客中提到的“如何分析FPGA的片上资源使用情况”; Register Packing资源优化技术，时序逻辑和组合逻辑比率; 693 1 0 1

用户431613 2015-4-4 14:40: 评论：@究其不明摒其不力：实践中的FPGA工程师博客中提到的“维护遗留代码（4）——时序问题初露端倪”; 组合逻辑与时序逻辑的比例，时序约束; 718 2 0 2

用户431613 2015-4-4 10:17: 评论：@究其不明摒其不力：实践中的FPGA工程师博客中提到的“维护遗留代码（1）——从代码移交说起”; 版本管理，增量编译; 660 4 0 4

用户431613 2015-4-4 09:59: 时序约束的几种方法--手工转自riple的博客; 对自己的设计的实现方式越了解，对自己的设计的时序要求越了解，对目标器件的资源分布和结构越了解，对EDA工具执行约束的效果越了解，那么对设计的时序约束目 ...; 1261 1 0 1

fpga时序约束

特权ilove314 2015-4-2 07:22: 【博客大赛】FPGA实战演练逻辑篇9：FPGA板级电路设计五要素; FPGA 板级电路设计五要素本文节选自特权同学的图书《 FPGA 设计实战演练（逻辑篇）》配套例程下载链接： http://pan.baid ...; 2126 12 3 15

fpga 博客大赛特权同学

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