FPGA和CPLD-可编程逻辑器件-第101页-面包板社区

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小墨同学 2015-4-1 10:08: 【博客大赛】零基础学FPGA （二十七）必会！从静态时序分析到SDRAM时序收敛（下篇）; 七、SDRAM工作时钟相位偏移计算从上篇文章中我们知道，我们的数据是要经过一定的延时才会到达目标器件的，这个延时也就是相对于源寄存器的 ...; 2268 16 1 17

fpga 博客大赛

用户1736901 2015-3-30 21:25: TimeQuest User Guide 翻译3; I/O Timing (Note:这部分不会明确的包含source-synchronous interface的内容，虽然他们都使用相同的规则) IO约束仅仅有两个.sdc命令，分别 ...; 2332 19 0 19

fpga 时序约束

特权ilove314 2015-3-30 21:05: 【博客大赛】FPGA实战演练逻辑篇8：FPGA开发流程; FPGA 开发流程（特权同学版权所有）本文节选自特权同学的图书《 FPGA 设计实战演练（逻辑篇）》（特权同学版权所有）配套例程 ...; 1746 11 3 14

fpga 博客大赛特权同学

用户413727 2015-3-30 11:55: 锁存器、触发器、寄存器的区别; 寄存器的存储电路是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器。触发器是在 ...; 1186 10 0 10

锁存器、触发器、寄存器

用户413727 2015-3-30 09:49: FPGA内部资源; 一、FPGA内部资源 1、FPGA内部主要三块：可编程的逻辑单元、可编程的连线和可编程的IO模块。（1）什么是可编程逻辑单元其基本结构是某种 ...; 2683 11 0 11

fpga 内部资源

用户1736901 2015-3-29 10:56: TimeQuest User Guide 翻译2; set_clock_groups 在上面的约束基础上，设计中大部分的时钟已经被约束了。在 TimeQuest 中，所有的时钟默认都是相关联的，由设计者决定哪 ...; 1432 15 0 15

fpga 时序约束

用户1736901 2015-3-27 16:04: TimeQuest User Guide 翻译1; 这个手册是国外坛子http://www.alteraforum.com 上一个比较好的时序约束的使用指导手册。原文如下：【】TimeQuest_User_Guide.pdf Section ...; 1981 15 0 15

fpga 时序约束

用户1698727 2015-3-27 10:50: 对 Verilog 和 VHDL 说再见！(转自Xilinx); 上周我跟我同事说，“ 两种语言阻碍了嵌入式系统开发人员和软件工程师借助Zynq SOCs来提升系统性能。”那就是“Verilog” 和 “VHDL” 正如期待那样 ...; 1058 8 0 8

vhdl verilog

用户1284101 2015-3-27 01:10: 【博客大赛】『MAX 10 套件评估』㈣ NIOS+液晶屏+摄像头+Arduino; 这一次在 NIOS+ 液晶屏的基础上加上了 OV7670 摄像头，使摄像头采集到的视频实时传送到液晶屏。先来看看各模块，下面 4 个依次是 ...; 3023 11 1 12

fpga arduino 博客大赛

用户1736901 2015-3-26 21:27: Quartus II TimeQuest Timing Analyzer Cookbook 的全文翻译整理稿; 这里把这些天翻译的word文档传上来了，还有很多翻译很晦涩的以及翻译不出来的还有不理解的接下来也还会继续整理学习。希望有兴趣 ...; 1154 15 0 3

fpga 时序约束

用户1736901 2015-3-26 21:13: Best Practices for the Quartus II TimeQuest Timing Analyzer翻译; Clock Requirement 时钟要求 Timequest Analyser支持一下几种时钟信号： base clock 基准时钟 derived clock 衍生时钟 virtual clock 虚拟时钟时钟 ...; 1813 18 0 18

fpga 时序约束

用户1648711 2015-3-26 17:07: 【博客大赛】用C/C++语言开发大规模FPGA; 背景可编程逻辑器件的设计方法经历了布尔等式，原理图输入，硬件描语言这样一个发展过程。随着设计的日益复杂和可编程逻辑器件规模的不断扩大，人 ...; 1413 14 2 16

fpga 设计 c语言硬件博客大赛

特权ilove314 2015-3-26 07:50: 【博客大赛】FPGA实战演练逻辑篇7：FPGA的优势; FPGA 的优势（特权同学版权所有）本文节选自特权同学的图书《 FPGA 设计实战演练（逻辑篇）》（特权同学版权所有） ...; 2136 12 5 17

fpga 博客大赛特权同学

用户1736901 2015-3-25 11:01: Quartus II TimeQuest Timing Analyzer Cookbook翻译学习P24-P26; False Paths 这部分描述的约束命令是create_clock 和set_false_path. 我们并不需要对每一条路径都进行时序分析。非关键的同步路径可以从时序分析中移 ...; 1458 14 0 14

fpga 时序约束

用户1284101 2015-3-25 00:00: 【博客大赛】『MAX 10 套件评估』㈢ NIOS下载; Altera MAX 10 CPLD 的最大特点就是它的单芯片解决方案。芯片内部的 Flash 和片上 RAM ，再加上 NIOS 软核，使得单个 MAX 10 就可以跑起一个小应 ...; 2035 17 1 18

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