FPGA和CPLD-可编程逻辑器件-第101页-面包板社区

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用户431613 2015-4-4 14:46: 评论：@究其不明摒其不力：实践中的FPGA工程师博客中提到的“如何分析FPGA的片上资源使用情况”; Register Packing资源优化技术，时序逻辑和组合逻辑比率; 643 1 0 1

用户431613 2015-4-4 14:40: 评论：@究其不明摒其不力：实践中的FPGA工程师博客中提到的“维护遗留代码（4）——时序问题初露端倪”; 组合逻辑与时序逻辑的比例，时序约束; 636 2 0 2

用户431613 2015-4-4 10:17: 评论：@究其不明摒其不力：实践中的FPGA工程师博客中提到的“维护遗留代码（1）——从代码移交说起”; 版本管理，增量编译; 610 4 0 4

用户431613 2015-4-4 09:59: 时序约束的几种方法--手工转自riple的博客; 对自己的设计的实现方式越了解，对自己的设计的时序要求越了解，对目标器件的资源分布和结构越了解，对EDA工具执行约束的效果越了解，那么对设计的时序约束目 ...; 1146 1 0 1

fpga时序约束

特权ilove314 2015-4-2 07:22: 【博客大赛】FPGA实战演练逻辑篇9：FPGA板级电路设计五要素; FPGA 板级电路设计五要素本文节选自特权同学的图书《 FPGA 设计实战演练（逻辑篇）》配套例程下载链接： http://pan.baid ...; 2049 12 3 15

fpga 博客大赛特权同学

用户1656818 2015-4-1 12:52: 鏉烇箒绶犵拠鍡楀焼缁犳纭堕幀婵婄熅; 1.閻╂悂鍋︾敮褍妯婂▔鏇犫�鐠併倗娲伴弽鍥︾秴缂冾噯绱濋幍鈺併亣閸氬骸浠涙潻娑楃濮濄儱顦甸悶鍡欐畱閼煎啫娲� 2.閻楃懓绶涢幓鎰絿闁俺绻冮惌鈺佽 ...; 1518 12 1 13

鏉烇箒绶犻崝銊�鐠囧棗鍩�

小墨同学 2015-4-1 10:08: 【博客大赛】零基础学FPGA （二十七）必会！从静态时序分析到SDRAM时序收敛（下篇）; 七、SDRAM工作时钟相位偏移计算从上篇文章中我们知道，我们的数据是要经过一定的延时才会到达目标器件的，这个延时也就是相对于源寄存器的 ...; 2311 16 1 17

fpga 博客大赛

用户1736901 2015-3-30 21:25: TimeQuest User Guide 翻译3; I/O Timing (Note:这部分不会明确的包含source-synchronous interface的内容，虽然他们都使用相同的规则) IO约束仅仅有两个.sdc命令，分别 ...; 2394 20 0 20

fpga 时序约束

特权ilove314 2015-3-30 21:05: 【博客大赛】FPGA实战演练逻辑篇8：FPGA开发流程; FPGA 开发流程（特权同学版权所有）本文节选自特权同学的图书《 FPGA 设计实战演练（逻辑篇）》（特权同学版权所有）配套例程 ...; 1754 12 3 15

fpga 博客大赛特权同学

用户413727 2015-3-30 11:55: 锁存器、触发器、寄存器的区别; 寄存器的存储电路是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器。触发器是在 ...; 1193 10 0 10

锁存器、触发器、寄存器

用户413727 2015-3-30 09:49: FPGA内部资源; 一、FPGA内部资源 1、FPGA内部主要三块：可编程的逻辑单元、可编程的连线和可编程的IO模块。（1）什么是可编程逻辑单元其基本结构是某种 ...; 2712 12 0 12

fpga 内部资源

用户1736901 2015-3-29 10:56: TimeQuest User Guide 翻译2; set_clock_groups 在上面的约束基础上，设计中大部分的时钟已经被约束了。在 TimeQuest 中，所有的时钟默认都是相关联的，由设计者决定哪 ...; 1469 15 0 15

fpga 时序约束

用户1736901 2015-3-27 16:04: TimeQuest User Guide 翻译1; 这个手册是国外坛子http://www.alteraforum.com 上一个比较好的时序约束的使用指导手册。原文如下：【】TimeQuest_User_Guide.pdf Section ...; 2040 15 0 15

fpga 时序约束

用户1698727 2015-3-27 10:50: 对 Verilog 和 VHDL 说再见！(转自Xilinx); 上周我跟我同事说，“ 两种语言阻碍了嵌入式系统开发人员和软件工程师借助Zynq SOCs来提升系统性能。”那就是“Verilog” 和 “VHDL” 正如期待那样 ...; 1081 9 0 9

vhdl verilog

用户1284101 2015-3-27 01:10: 【博客大赛】『MAX 10 套件评估』㈣ NIOS+液晶屏+摄像头+Arduino; 这一次在 NIOS+ 液晶屏的基础上加上了 OV7670 摄像头，使摄像头采集到的视频实时传送到液晶屏。先来看看各模块，下面 4 个依次是 ...; 3063 11 1 12

fpga arduino 博客大赛

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