FPGA和CPLD-可编程逻辑器件-第108页-面包板社区

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特权ilove314 2015-3-23 22:18: 【博客大赛】FPGA实战演练逻辑篇6：FPGA应用领域; FPGA 应用领域（特权同学版权所有）本文节选自特权同学的图书《 FPGA 设计实战演练（逻辑篇）》（特权同学版权所有） ...; 1978 16 2 18

fpga 博客大赛特权同学

用户1832454 2015-3-23 21:21: 大学初学FPGA之Verilog基础篇(一); 时间过得好快，转眼间就到大三了，暑假要去实习，下学期便开始求职之路。大学期间在实验室待了两年，玩过单片机画过板子学习了嵌入式编程，收获还是蛮多的。 ...; 1431 14 0 14

fpga学习

用户1736901 2015-3-23 11:18: Quartus II TimeQuest Timing Analyzer Cookbook翻译P11-P13; Multi-Frequency Analysis 多频率分析一些FPGA的设计当中会有多个时钟，而各个时钟的频率也会不同。 Clock Multiplexing 时钟多路传输这部 ...; 912 17 0 17

fpga 时序约束

用户1740557 2015-3-22 18:09: (多图) 使用FPGA实现高效并行实时上采样; 采样就是采集模拟信号的样本。通常采样指的是下采样，也就是对信号的抽取。其实，上采样和下采样都是对数字信号进行重采，重采的采样率与原来获得该数字信号的 ...; 1730 33 0 33

FPGA FIR滤波器上采样

用户1740557 2015-3-22 18:04: 在FPGA内实现按键消抖的方法(附参考Verilog代码); 抖动的产生通常的按键所用开关为机械弹性开关，当机械触点断开、闭合时，由于机械触点的弹性作用，一个按键开关在闭合时不会马上稳定地接通，在断开时也不会 ...; 7696 33 0 33

按键消抖 FPGA

用户1740557 2015-3-22 17:55: (多图) FPGA开发流程：详述每一环节的物理含义和实现目标; 要知道，要把一件事情做好，不管是做哪们技术还是办什么手续，明白这个事情的流程非常关键，它决定了这件事情的顺利进行与否。同样，我们学习FPGA开发数字系统这 ...; 1245 31 0 31

开发流程 FPGA 约束静态时序

用户1740557 2015-3-22 17:50: 基于FPGA和LCOS技术的3D视频前端处理与显示系统设计; 目前，3D显示已逐渐融入到人们的生活当中，因其能再现真实的三维场景，受到了人们的广泛热爱，红蓝3D图像获取的基本原理如图1所示。摄像头采集同一场景的两路视 ...; 1589 27 0 27

FPGA 视频处理 3D显示 LCOS

用户1740557 2015-3-22 17:24: 评论：@sunyzz 博客中提到的“【转】FPGA设计总结”; 精华; 965 24 0 24

用户1736901 2015-3-22 16:34: Quartus II TimeQuest Timing Analyzer Cookbook翻译P22-P23; Exceptions This section contains the following topics: ■ “Multicycle Exceptions” 多周期选择 ■ “False Pa ...; 1067 16 0 16

fpga 时序约束

用户1736901 2015-3-22 15:48: Quartus II TimeQuest Timing Analyzer Cookbook翻译P20-P21; P20 System Synchronous Output 系统同步输出这部分描述的约束命令是 create_clock 和 set_output_delay Figure 1–13 展示了一个典 ...; 999 14 0 14

fpga 时序约束

用户1736901 2015-3-22 15:43: Quartus II TimeQuest Timing Analyzer Cookbook翻译P18-P19; P18 System Synchronous Input 系统同步输入这部分描述的约束命令是 create_clock 和 set_input_delay Figure 1–12 展示了一个典 ...; 879 10 0 10

fpga 时序约束

用户1736901 2015-3-22 15:41: Quartus II TimeQuest Timing Analyzer Cookbook翻译P17-P18; Tri-State Outputs Tri-state outputs allow either a valid data signal or a high impedance signal to be driven out of an input port. The t ...; 1220 14 0 14

fpga 时序约束

用户1736901 2015-3-22 13:49: Quartus II TimeQuest Timing Analyzer Cookbook翻译P14-P16; I/O Constraints I/O约束 This section contains the following topics: ■ “Input and Output Delays with Virtual Clocks” on page 1–9 输入 ...; 1266 14 0 14

fpga 时序约束

sunyzz 2015-3-22 11:27: 【博客大赛】板上系统逐渐过时，片上系统才是王道; 我们都知道，几年前，也就是传统统的 FPGA 应用场景是这样的：一个庞大的系统 ( 如电机控制或汽车娱乐系统 ) 主要由 32 位处理器、 FPGA 、电源 ...; 1907 18 1 19

博客大赛 max10

用户1736901 2015-3-21 13:36: 伪路径False Path; 定义：不用关心时序的路径。用户可以利用各种方法将伪路径排除在时序分析之外。 quartus II handbook False Paths S pecifying ...; 1238 18 0 18

fpga path false 伪路径

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