FPGA和CPLD-可编程逻辑器件-第110页-面包板社区

 

FPGA/CPLD

首页 FPGA/CPLD

用户1831175 2015-3-14 22:12: FPGA学习需要注意的几个重要问题; 1.基础问题 FPGA的基础就是数字电路和HDL语言，想学好FPGA的人，建议床头都有一本数字电路的书，不管是哪个版本的，这个是基础，多了解也有助于形成硬件设计 ...; 888 30 0 30

FPGA Verilog语言 QuartusII

用户1831175 2015-3-14 22:12: (多图) 使用FPGA实现高效并行实时上采样; 采样就是采集模拟信号的样本。通常采样指的是下采样，也就是对信号的抽取。其实，上采样和下采样都是对数字信号进行重采，重采的采样率与原来获得该数字信号的 ...; 1310 28 0 28

FPGA FIR滤波器上采样

用户1831175 2015-3-14 22:11: 基于FPGA的DDR3多端口读写存储管理系统设计; 机载视频图形显示系统主要实现2D图形的绘制，构成各种飞行参数画面，同时叠加实时的外景视频。由于FPGA具有强大逻辑资源、丰富IP核等优点，基于FPGA的嵌入式系统 ...; 2375 30 0 30

FPGA DDR3 存储器控制多端口帧地址

用户1831175 2015-3-14 22:10: (多图) FPGA基础知识及其工作原理; 高端设计工具为少有甚是没有硬件设计技术的工程师和科学家提供现场可编程门阵列(FPGA)。无论你使用图形化设计程序，ANSI C语言还是VHDL语言，如此复杂的合成工艺 ...; 1025 24 0 24

DSP 乘法器 FPGA 触发器 RAM

用户1284101 2015-3-14 22:09: 【博客大赛】『MAX 10 套件评估』㈡ NIOS + 液晶屏; 上一次玩NIOS的时候Quartus还是版本6，那也是刚开始接触FPGA的时候。所以到现在，所有和NIOS相关的东西全忘光了，这次就借Altera MAX 10这块评估套件重新来 ...; 1935 19 4 23

nios altera lcd 博客大赛 max

用户1831175 2015-3-14 22:09: 在FPGA设计中，时序就是全部; 当你的FPGA设计不能满足时序要求时，原因也许并不明显。解决方案不仅仅依赖于使用FPGA的实现工具来优化设计从而满足时序要求，也需要设计者具有明确目标和诊断/ ...; 753 20 0 20

时序 FPGA RTL

用户1831175 2015-3-14 22:08: ASIC、ASSP、SoC和FPGA到底有何区别？; 我经常收到关于各类设备之间的差异的问题，诸如ASIC、ASSP、SoC和FPGA之间的区别问题。例如是SoC是ASIC吗？或ASIC是SoC吗？ASIC和ASSP之间的区别是什么？以及高 ...; 1786 23 0 23

FPGA SoC ASIC ASSP

用户1831175 2015-3-14 20:57: ASIC设计转FPGA时需要注意的几点; 　　FPGA原型验证和其他验证方法是不同的，任何一种其他验证方法都是ASIC验证中的一个环节，而FPGA验证却是一个过程。由于FPGA与ASIC在结构、性能上各不相同，A ...; 758 18 0 18

FPGA RTL ASIC Memory

sunyzz 2015-3-13 22:45: 【博客大赛】镜中月，水中花; MAX10 可不是普通的 FPGA 芯片，它有自己独特的性质，就是可以实现双配置，简单点来讲，就是为了节省电路板的面积，你可以下载两个镜像 ...; 1325 17 2 19

博客大赛 max10

用户1736901 2015-3-13 16:56: 如何让quartus 支持远程桌面调试; 在HOST_ID后面跟上TS_OK ，注意其与HOST_ID后还有一个空格; 828 10 0 10

quartus

sunyzz 2015-3-13 10:13: 【博客大赛】终于等到你，还好我没有放弃; 等了好久终于等到今天 , 盼了好久终于把梦实现 . 经过漫长的评审 , 漫长的邮递过程 , 今天晚上终于收到了 MAX10 开发套件，终于有幸一睹庐山真面 ...; 1475 19 3 22

博客大赛 max10

用户447325 2015-3-12 17:20: 评论：@特权's Blog——永远忠于年轻时的梦想！博客中提到的“时序分析基础与时钟约束实例（3）”; 学习一下; 670 8 0 8

用户69894 2015-3-12 16:12: 新手学习SystemVerilog & UVM指南; 新手学习System Verilog UVM指南从刚接触System Verilog以及后来的VMM，OVM，UVM已经有很多年了，随着电子工业的逐步发展，国内对验证人才 ...; 1482 2 1 3

asic验证

用户447325 2015-3-12 14:21: 评论：@特权's Blog——永远忠于年轻时的梦想！博客中提到的“时序分析基础与时钟约束实例（2）”; 学习一下; 665 7 0 7

用户446166 2015-3-12 11:30: 异步时钟域的电平同步器; 最近一直在看异步时钟域的亚稳态问题，有好多疑问从简单的电平同步器开始，如上图。假设clk2 = 1.5clk1 ...; 1226 30 0 30

fpga 电平同步器脉冲同步边沿检测亚稳态

1 ... 106 107 108 109110111 112 113 ... 500 / 500 页下一页

关闭站长推荐

上一条

/3

下一条