FPGA和CPLD-可编程逻辑器件-第127页-面包板社区

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小梅哥 2014-9-11 22:00: SDRAM自动刷新模块设计; 今天本来已经将支持突发的读写模块写好了，但是实在太晚了，还没来得急仿真测试，肯定会存在一定的问题，所以先把自动刷新模块的相关内容贴上来，等周末把所有 ...; 2532 19 2 21

fpga sdram 自动刷新

用户1778566 2014-9-11 21:25: 基于fpga的1602显示; 刚刚接触FPGA，买了一块开发板，开始熟悉Quartus软件的使用，了解硬件的资源，将例程代码烧入芯片熟悉，自己编了个1602显示的程序，加深理解。 ...; 2348 3 1 4

fpga

用户1613626 2014-9-10 17:08: FSM; FSM（Finite State Machine，有限状态机）在FPGA中使用的非常广泛，主要是因为FPGA是一个并行的系统，在实际的操作中，我们可能需要一些串行的、有次序的操作 ...; 805 10 0 10

fpga

用户598257 2014-9-10 11:25: HDL 4.5倍分频（转自：快乐丢丢）; Verilog实现的4.5倍分频代码如下： module div_4_5(clk,rst,clkout); input clk,rst; output clkout; reg cnt_ ...; 1060 27 0 27

fpga 分频

用户598257 2014-9-10 11:20: 同步FIFO的Verilog实现（转自：快乐丢丢）; 转了一篇别人写的，没看一眼代码，因为最不喜欢的就是看别人写的代码。今天抽空自己写了一段小代码，在ModelSim中仿真了，结果还是正确的。 modul ...; 1461 19 0 19

fpga fifo

用户598257 2014-9-10 11:18: 同步FIFO和异步FIFO的Verilog实现（转自：快乐丢丢）; FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序 ...; 1146 19 0 19

fpga fifo

用户598257 2014-9-10 11:16: FPGA时序时序分析中的基本概念（转自：快乐丢丢）; 时序约束的目的是：规范设计的时序行为，表达设计者所期望满足的时序条件，指导综合和布局布线阶段的优化算法等，作用：提高系统设计的fmax、得到正确的时序 ...; 1074 19 0 19

fpga 时许分析

用户598257 2014-9-10 11:11: FPGA基本结构（转自：快乐丢丢）; FPGA由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。每个单元 ...; 1110 16 0 16

fpga 结构

用户598257 2014-9-10 11:08: Verilog 序列检测器（转自快乐丢丢）; 经常在笔试的时候出现这样的题：检测序列为11001101，输出为1，否则输出为0。抽空写了下代码，仅供参考。 FSM1：一段式 module machine_test1(clk,rst,d ...; 1055 20 0 20

verilog 序列检测

小梅哥 2014-9-9 22:05: SDRAM模块上电初始化模块设计; 今天，我们主要学习了SDRAM的操作时序，而今天的作业，就是设计SDRAM三大控制模块中的第一个模块——上电初始化模 ...; 3291 17 6 23

fpga sdram

用户445970 2014-9-9 20:55: FPGA基础知识及其工作原理; 高端设计工具为少有甚是没有硬件设计技术的工程师和科学家提供现场可编程门阵列(FPGA)。无论你使用图形化设计程序，ANSI C语言还是VHDL语言，如此复杂的合成工艺 ...; 1119 8 0 8

DSP 乘法器 FPGA 触发器 RAM

用户1705931 2014-9-9 11:14: 基于FPGA+DSP架构视频处理系统设计; 本系统采用基于FPGA与DSP协同工作进行视频处理的方案，实现视频采集、处理到传输的整个过程。实时视频图像处理中，低层的预处理算法处理的数据量大，对处理速 ...; 1031 15 0 15

DSP 存储 FPGA 视频处理

用户1705931 2014-9-9 11:13: 使用FPGA实现复杂数学函数的计算; 越来越多的关键应用都对精确性和计算延迟时间有严格的要求。FPGA的灵活性和性能使得它们广泛应用在工业、科学、军事以及其他的许多应用场合中，来计算复杂的数学 ...; 2488 19 0 19

FPGA 数学函数计算 CORDIC算法

用户1705931 2014-9-9 11:13: 在FPGA设计中，时序就是全部; 当你的FPGA设计不能满足时序要求时，原因也许并不明显。解决方案不仅仅依赖于使用FPGA的实现工具来优化设计从而满足时序要求，也需要设计者具有明确目标和诊断/ ...; 849 11 0 11

时序 FPGA RTL

用户598257 2014-9-8 23:43: MAX II, Cyclone II 的最小系统连接; MAX II是内置Flash的CPLD, 可以用3.3V直接给VCCINT, VCCIOx 供电。对内部Flash的烧写通过JTAG口，只需要TMS, TCK, TDO, TDI四条引线。TMS和TDI带有内部 ...; 1738 20 0 20

fpga 最小系统

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