FPGA和CPLD-可编程逻辑器件-第130页-面包板社区

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阿昏豆 2014-8-10 22:22: FPGA研发之道（24）-控制（下）; 首先依次回答上篇提出的几个问题：第一个问题：如何避免状态机产生 lacth 示例如下，通过在 always （ * ）语句块中，添加默 ...; 2681 13 2 15

fpga 设计

wiliamzhou_446210705 2014-8-10 10:44: 对特权同学的16位乘法器代码的理解与修正; 一直很想学FPGA，去年11月份买了一套FPGA的开发板，玩了没两天，换了新的工作，那套开发板也束之高阁了。最近公司做了一个《时间管理》的培训， ...; 2267 25 5 30

cpld/fpga 特权同学乘法

用户430828 2014-8-9 17:13: ＦＰＧＡ个人时序分析(B)_LC; 移除时间（ Removal Time ）检查原则：异步控制信号变化的时刻不能介于寄存器的 latch edge 和相应的保持时间之间，否则会导致寄存器的保持时间 ...; 710 8 0 8

fpga

用户430828 2014-8-9 17:12: ＦＰＧＡ个人时序分析(A)_LC; 建立时间（ Setup Time ）检查 Setup Time ：时钟上升沿到来之前数据必须保持稳定的时间。 1 ：输入引脚 -- 寄存器（ pin to registe ...; 1106 12 0 12

fpga

用户430828 2014-8-9 17:07: FPGA个人总结_LC; 一：常识 QuartusII是Altera公司在21世纪推出的FPGA/CPLD开发环境，具有功能强大，界面友好，使用便捷等优点。 1：quartusII的特点 1支持多 ...; 1407 9 1 10

fpga

用户436773 2014-8-8 11:13: 评论：@FPGA学习历程博客中提到的“【原创】基于Nios II的VGA字符显示控制”; 学习; 1067 19 0 19

用户436773 2014-8-8 11:12: 评论：@FPGA学习历程博客中提到的“【原创】基于Verilog的VGA显示控制（有源码）”; 最近在学VGA显示，借鉴下; 1042 25 0 25

阿昏豆 2014-8-7 21:53: FPGA研发之道(23)-控制（上）; 本质上说， FPGA 的模块设计就是将输入转化成想要得到的输出结果。而除了某些简单模块，即在当拍内完成，即将输入进行逻辑操作后，再输出。（如简单加法器等 ...; 2187 10 0 10

fpga 设计

用户1669206 2014-8-7 16:39: 评论：@阿昏豆博客中提到的“FPGA研发之道(1)FPGA是个什么玩意？”; 1; 424 1 0 1

用户387134 2014-8-7 14:50: Linux环境下ISE安装成功后无法启动; 在scientifix linux(kernel 2.6)下安装了ISE14.4，安装成功，然后source settings32.sh。之后用ise命令不能启动软件。经查阅资料是kernel2.6中SElinux的缘故 ...; 3308 10 0 10

linux ise

用户36690 2014-8-7 14:35: Nios II IDE 与 Nios II SBT for Eclipse的区别; 1、Nios II IDE即Nios II Integrated Development Environment（Nios II 集成开发环境），Altera网站是这样介绍的：（ http://www.altera.com.cn ...; 5255 33 1 34

fpga nios altera ide

用户36690 2014-8-7 14:34: Quratus II中 Nios II 硬件设计工具SOPC Builder与Qsys的区别; 1、 SOPC（System On a Programmable Chip.）即可编程片上系统，SOPC Builder是Quartus II中传统的Nios II 硬件设计工具，可以灵活定制NiosII CPU的许 ...; 5453 35 2 37

builder qsys sopc niosii

用户36690 2014-8-7 14:34: Altera FPGA带NiosII内核程序的JTAG下载方法总结; 1、对于Altera FPGA，含Nios II时需要下载的文件有4种：.sof 文件，.pof 文件，.jic 文件，.elf 文件。下载文件 ...; 8836 29 3 32

ios 程序下载

阿昏豆 2014-8-6 23:12: FPGA研发之道（23）-控制（上）; 本质上说， FPGA 的模块设计就是将输入转化成想要得到的输出结果。而除了某些简单模块，即在当拍内完成，即将输入进行逻辑操作后，再输出。（如简单加法器等 ...; 1782 16 0 16

fpga 设计状态机

用户436722 2014-8-6 16:43: VHDL与Verilog在参数传递与端口映射的总结; 最近在准备找工作，复习了一下VHDL与Verilog的语法知识，以前大多用Verilog写代码，突然写VHDL总是有点不适应，特别在运算符，操作符上，两种语言差别比较大 ...; 16830 28 0 28

vhdl verilog generic 参数传递

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