FPGA和CPLD-可编程逻辑器件-第129页-面包板社区

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用户1728380 2014-9-20 15:19: 评论：@阿昏豆博客中提到的“FPGA研发之道（25）-管脚”; sada; 623 9 0 9

wiliamzhou_446210705 2014-9-20 00:19: 串口通信之接收模块; 好久没有写博客了，这次我们谈一谈串口通信，记得以前看过特权同学的 uart 收发模块的代码，当时没能很好的弄明白，主要原因可能特权同学的代码即包含 ...; 2765 21 0 21

verilog uart

用户1645821 2014-9-19 17:46: ECP5 FPGA系列打破陈规,满足大批量应用市场的特殊需求; 日前，莱迪思公司(Lattice)打破陈规，推出了适用于小型蜂窝网络、微型服务器、宽带接入、视频网络等大批量网络边缘应用的ECP5 FPGA系列。该系列降低了40%的成 ...; 1240 20 0 20

fpga

用户1645821 2014-9-19 17:42: VisualApplets工具简化机器视觉系统设计; FPGA一直被用于机器视觉产品中，以提供工业摄像头所需的灵活性和高性能。为了提高竞争力，厂商必须缩短设计时间，快速响应市场需求。然而，有些厂商对 FPGA设 ...; 1384 12 0 12

fpga

用户436722 2014-9-17 19:36: 锁存器与寄存器的区别; 首先应该明确锁存器和触发器也是由与非门之类的东西构成。尤其是锁存器，虽说数字电路定义含有锁存器或触发器的电路叫时序电路，但锁存器有很多组合电路的特 ...; 2226 28 0 28

触发器锁存器

用户438544 2014-9-17 15:05: 基于USB3.0和FPGA的多串口传输系统设计; 多串口数据通信技术主要研究数据的多串口采集、存储和处理。由于串口通信技术的广泛应用，使得多串口采集卡一直是研究的热点，从早期的基于PCI总线的多串口数据 ...; 920 21 0 21

多串口超高速数据传输

用户435334 2014-9-17 11:03: 评论：@零基础学FPGA学习日记博客中提到的“零基础学FPGA（十四）新的开始”; 新手学起。; 918 20 0 20

小墨同学 2014-9-16 20:19: 零基础学FPGA（十四）新的开始; 想象自己好像也有一阵子不写博客了，看看自己的文章要追溯到几个月前了吧~其实也感觉自己学的挺慢的，可能是惰性的原因吧，事情一多起来，心情就 ...; 9570 9 4 13

fpga

用户444991 2014-9-16 14:10: 基于FPGA高速大容量数据采集与存储系统; 大容量数据采集与存储系统在工业自动化生产、国防和军事监控及环境监测等方面被广泛应用。为了能够完整、准确地捕获到各种信号或者故障发生时的特征信号，需要对 ...; 963 14 0 14

数据采集存储 FPGA 高速A/D

用户440417 2014-9-13 14:55: 基于USB3.0和FPGA的多串口传输系统设计; 多串口数据通信技术主要研究数据的多串口采集、存储和处理。由于串口通信技术的广泛应用，使得多串口采集卡一直是研究的热点，从早期的基于PCI总线的多串口数据 ...; 1295 28 0 28

多串口超高速数据传输

FPGADeveloper 2014-9-12 23:28: AD DA 测试; AD DA 测试条件 ...; 1796 22 0 22

测试 ad da

小梅哥 2014-9-11 22:00: SDRAM自动刷新模块设计; 今天本来已经将支持突发的读写模块写好了，但是实在太晚了，还没来得急仿真测试，肯定会存在一定的问题，所以先把自动刷新模块的相关内容贴上来，等周末把所有 ...; 2613 19 2 21

fpga sdram 自动刷新

用户1778566 2014-9-11 21:25: 基于fpga的1602显示; 刚刚接触FPGA，买了一块开发板，开始熟悉Quartus软件的使用，了解硬件的资源，将例程代码烧入芯片熟悉，自己编了个1602显示的程序，加深理解。 ...; 2434 3 1 4

fpga

用户1613626 2014-9-10 17:08: FSM; FSM（Finite State Machine，有限状态机）在FPGA中使用的非常广泛，主要是因为FPGA是一个并行的系统，在实际的操作中，我们可能需要一些串行的、有次序的操作 ...; 927 14 0 14

fpga

用户598257 2014-9-10 11:25: HDL 4.5倍分频（转自：快乐丢丢）; Verilog实现的4.5倍分频代码如下： module div_4_5(clk,rst,clkout); input clk,rst; output clkout; reg cnt_ ...; 1175 28 0 28

fpga 分频

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