FPGA和CPLD-可编程逻辑器件-第158页-面包板社区

 

FPGA/CPLD

首页 FPGA/CPLD

特权ilove314 2013-12-15 21:40: 以太网，FPGA就一定能搞定系列之概述篇; 以太网，FPGA就一定能搞定系列之概述篇本系列博文节选自特权同学的FPGA 开发电子书《SF-CY3 FPGA 套件开发指南》。最新设计文档下载地 ...; 5600 19 3 22

fpga 以太网

用户1322817 2013-12-14 22:44: 关于FPGA对SDRAM的按列读写问题; 大家好，我现在用一片FPGA来驱动SDRAM，按照ALTERA官方提供的SDR SDRAM驱动，已经能够实现对SDRAM的读写，特别是page模式。我现在能够实现按页读写，从sd ...; 939 10 0 10

fpga

用户1716248 2013-12-14 11:16: 评论：@coyoo's Blog 博客中提到的“【博客大赛】高级设计第一章时序优化实例之并行化结构”; ..; 880 27 0 27

用户1668914 2013-12-14 10:35: ISE工具和它生成的文件; 在ISE系列软件中，CPLD/FPGA设计的实现主要包括转换(Translate)、映射(Map)、布局布线(PlaceRoute)和时间参数提取(Timing)等几个方面。 1.转换 ...; 1156 18 0 18

文件 ise工具

用户1668914 2013-12-14 10:33: Xilinx ISE 各类文件简述 -- EDIF（转）; 2010-08-25 10:54:42 | 分类： EDA | 标签： | 字号大中小订阅说到LPM（Library of Par ...; 4636 16 0 16

xilinx ise edif 文件简述

用户1668914 2013-12-14 10:25: GSM给您解释解释XILINX Implement的选项的含义（完成）; 原文地址： http://bbs.21ic.com/icview-286494-1-1.html 所谓实现（Implement）是将综合输出的逻辑网表翻译成所选器件的底层模块与硬件原语 ...; 1763 14 0 14

fpga xilinx ise软件使用

用户514241 2013-12-13 12:35: a-x-i; aa; 754 9 0 9

aa

coyoo 2013-12-12 10:01: 【博客大赛】所见即所得StratixII之EDA及学术开发功能描述; StratixII之EDA及学术开发功能描述 1．概述同Stratix/Cyclone。 2．逻辑单元（Logic Cell）描述在以前的架构中（比如Cy ...; 2138 23 2 25

博客大赛 stratix alm wysiwyg

用户443437 2013-12-11 21:38: 扇出扇入; 扇出（fan-out）是一个定义单个逻辑门能够驱动的数字信号输入最大量的专业术语。大多数的TTL逻辑门能够为10个其他数字门或驱动器提供信号。所以，一个 ...; 872 12 1 13

fpga

用户443437 2013-12-11 21:27: 全局时钟网络的特点; 全局时钟网络的特点：为了保证到芯片的各个角落的延时尽量相等，时钟分配树首先是走到芯片的中间，再向芯片的四周分布，如图所示。所以从时钟的源端到所 ...; 1072 8 0 8

fpga

coyoo 2013-12-11 15:22: 【博客大赛】高级设计第一章时序优化实例之并行化结构; 有些逻辑结构比较庞大，所以可以将其拆分成多个更小的结构，然后这些小的逻辑结构可以并行处理，由此可以提供整个逻辑结构的处理速度。这里还是 ...; 2691 18 0 18

博客大赛时序优化

coyoo 2013-12-11 10:37: 【博客大赛】高级设计第一章时序优化实例之插入寄存器; 前面用三次方函数分别展示了吞吐量和延时优化，现在我们来看看有关时序优化的实例，首先来展示插入寄存器增加流水来优化时序，给出的例子是一个FIR，原始代码 ...; 2254 20 0 20

博客大赛 fir 时序优化

coyoo 2013-12-10 19:33: 【博客大赛】FPGA高级设计第二章摘选（面积优化）; 2.4 ．5 使用触发器的置位和复位端口对设计进行优化在一个给定的器件中，大部分FPGA供应商都提供了各种触发器单 ...; 4086 19 2 21

博客大赛高级设计面积优化

用户514241 2013-12-10 16:19: vlog -sv -incr +initreg=r+0; +initreg=r+0:对所有为赋初始值的寄存器赋初始值为0; 1506 7 0 7

initreg

用户1701511 2013-12-10 10:53: 用modelsim仿真niosII，出现了错误; 用modelsim仿真niosii，，当勾选了simulation。create project simulator files 的时候，出现下图的错误 ...; 1064 13 0 13

fpga

1 ... 154 155 156 157158159 160 161 ... 500 / 500 页下一页

关闭站长推荐

上一条

/3

下一条