FPGA和CPLD-可编程逻辑器件-第160页-面包板社区

 

FPGA/CPLD

首页 FPGA/CPLD

用户514241 2013-12-9 08:20: k7_mem; k7_mem; 851 7 0 7

mem

用户443437 2013-12-8 23:57: Altera技术发展里程碑; Altera技术发展里程碑　　Altera由Robert Hartmann、Michael Magranet、Paul Newhagen和Jim Sansbury于1983年创立，这些有远见的人们对当 ...; 674 10 0 10

fpga

用户1726643 2013-12-8 21:00: 2010年度十大热门博客文章; 2010年度最热门博客排行前10名，根据的是2010年被“顶”次数进行的排行。在下面的Top 10的博客中，有专业知识的总结，有入行的心得体会，在引起大多数网友朋友 ...; 977 15 1 16

PCB 博客 HDL Verilog

用户1726643 2013-12-8 20:59: EDN China 书友会集锦; “也许人们会忘记你做过多少项目，干过多少工程，但一定会记住你写过的一本好书。” 2008年，EDNChina的资深网友程序匠人同学出版了《匠人手记》 ...; 1205 16 1 17

usb 51单片机 FPGA 书友会

用户1668914 2013-12-8 16:55: PCI9052内部等待机制; 最近的一个板子用了PCI9052，local端接到了CPLD上，没有给local时钟。cpld的下行接了一片AD，用于采集AD数据。原来的设计中都是采用外部等待方式，连接l ...; 971 15 0 15

pci9052 内部等待

coyoo 2013-12-8 11:13: 【博客大赛】ALTERA所见即所得原语结构开篇; WYSIWYG，所见即所得，即What you see is what you get的缩写。最近在altera的英文论坛跟人交流TDC设计心得，觉得对于FPGA的底层结构能了解还是尽量了解。论 ...; 3442 23 2 25

altera 博客大赛 wysiwyg

coyoo 2013-12-8 11:13: 【博客大赛】所见即所得之Cyclone II架构中LE的详细描述; 1 ．概述 ALTERA的器件手册虽然介绍了LE，但是有些非常细节的内容在器件的handbook里是找不到的。实际上，大部分应用中FPGA工程师是 ...; 5470 23 9 32

altera cyclone 博客大赛 wysisyg

coyoo 2013-12-8 11:13: 【博客大赛】所见即所得之Cyclone II架构中LE的详细描述（续）; 续前篇： ----------------------------------我是分割线-------------------------------------------------------------- 3 ． LE 寄存器原语 ...; 2401 18 1 19

altera 博客大赛 cycloneii wysisyg

coyoo 2013-12-8 11:13: 【博客大赛】所见即所得之逻辑单元端口取反结构实例分析; 在FPGA TDC设计的时候遇到一个问题，即逻辑单元的输入端口似乎被取反了。根据前面博文对所见即所得的简单展示，使得我们了解到了ALTERA器 ...; 1946 18 1 19

altera 博客大赛 alm

coyoo 2013-12-8 11:12: 【博客大赛】所见即所得之Stratix和Cyclone架构EDA及学术开发功能描述; Stratix和Cyclone架构EDA及学术开发功能描述 1．概述本文是Stratix和Cyclone器件架构中各种所见即所得原语用户手册的部分 ...; 2066 20 0 20

altera cyclone 博客大赛 wysisyg startix

用户1726775 2013-12-7 21:46: 求助！！！！！关于sopc的; 请问下，如何在sopc上面建立一个2M大小16位的sram啊; 490 5 0 5

sopc

sunyzz 2013-12-7 16:50: 【博客大赛】脉动阵列的设计; 一：定义脉动阵列：数据流同步流过相邻的二维阵列单元的处理器结构，一般不同方向流过不同数据。如下图：二维不同数据在同一时钟下依次 ...; 1308 15 0 15

博客大赛脉动矩阵

sunyzz 2013-12-7 15:20: 【博客大赛】数字滤波器的设计; 一：概念数字滤波器 (digital filter) 是由数字乘法器、加法器和延时单元组成的电路系统。其功能是对输入离散信号的数字代码在时间域进行运算处理 ...; 1732 16 0 16

博客大赛数字滤波器

用户442058 2013-12-7 12:53: Range must be bounded by constant expressions; 来自 http://bbs.eetop.cn/thread-398143-1-1.html 中， xxxyyy114 的回答。 wdata 在verilog中，冒号前后都有变量，这种语法上是不支持的。 ...; 3706 10 0 10

verilog

用户429168 2013-12-7 12:02: 老板经常打鸡血还是挺好的; 从现在开始学习FPGA; 1069 14 0 14

鸡血

1 ... 156 157 158 159160161 162 163 ... 500 / 500 页下一页

关闭站长推荐

上一条

/3

下一条