FPGA和CPLD-可编程逻辑器件-第233页-面包板社区

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jlx_cuc 2012-4-22 20:36: 【博客大赛】直接型FIR的FPGA设计（四）; （四）FIR滤波器Verilog代码设计顶层模块设计： module FIR_48k( CLK, RESET, DATA_IN, EN, DATA_OUT, OE, CLK_OUT ); ...; 1500 20 0 20

fpga 博客大赛 fir

jlx_cuc 2012-4-22 20:13: 【博客大赛】直接型FIR的FPGA设计（三）; （三）FIR滤波器的FPGA设计 y(n) = h(0)x(n) + h(1)x(n-1) + h(2)x(n-2) + …… + h(N-1)x(n-N+1) 可知，FIR滤波过程是一个串行相乘累加的 ...; 1327 9 0 9

fpga verilog 博客大赛 fir

zhangzhihang 2012-4-21 23:29: 【博客大赛】【原创】基于FPGA的频率计设计; FPGA即是Field－Programmable Gate Array（现场可编程门阵列）英文的首字母，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。目前以硬件描述语 ...; 10571 19 26 45

fpga eda 博客大赛

jlx_cuc 2012-4-21 15:50: 【博客大赛】直接型FIR的FPGA设计（二）; （二）FIR算法的定点仿真从（一）上设计可得知，滤波器阶数为241阶，系数个数242，并且具有线性相位，系数具有偶对称结构。首先滤波器进行 ...; 1427 8 1 9

matlab 博客大赛 fir定点仿真

jlx_cuc 2012-4-21 14:45: 【博客大赛】直接型FIR的FPGA设计（一）; FIR滤波器可以说是FPGA数字信号处理设计的敲门砖。记录直接型FIR设计的流程与方法。（一）MATLAB设计需求的FIR滤波器使用MATLAB中的FDAT ...; 3560 9 1 10

fpga 设计 matlab 博客大赛 fir

特权ilove314 2012-4-21 10:50: 【博客大赛】BJ-EPM CPLD入门套件VHDL例程3; -- Filename ﹕ SW_DEBOUNCE.vhd -- Author ﹕ wuhouhang -- Description ﹕ 三个独立按键控制四个LED流水灯工作/停止或者左移/右移 ...; 1628 19 0 19

end in 博客大赛

ashly0903_595850101 2012-4-20 19:37: 学习使用SignalTapII与VirtualPin; 总体实现的功能框图如下图所示：图中的clock信号和复位信号没有画出。这个设计很简单，作为初学者的我，主要是学习熟悉一下Signal Tap II ...; 2104 18 1 19

pin signaltapii virtual

用户315158 2012-4-20 08:47: 【博客大赛】初学FPGA的经验; 我现在是一名大学生，在我大二的时候进了老师的实验室。由于要参加个FPGA的比赛就开始学习它了。现在学习了有一年多了，我 ...; 1456 8 2 10

博客大赛 fpga、eda

用户419742 2012-4-19 20:32: 【博客大赛】【原创】三段式状态机的思维陷阱; 用三段式描述状态机的好处，国内外各位大牛都已经说的很多了，大致可归为以下三点: 1.将组合逻辑和时序逻辑分开，利于综合器分析优化和程序 ...; 6223 9 9 18

博客大赛状态机

用户1714250 2012-4-19 09:39: 攻克FPGA设计的三大难题（含图、白皮书、参考设计）; FPGA器件密度提高到百万逻辑单元，设计团队需要实现更大更复杂的系统，并在更短的时间内满足越来越高的性能需求。相应的，FPGA设计面临着三个最为突出的问题 ...; 3292 27 0 27

fpga altera builder qsys sopc

用户401816 2012-4-18 22:56: 双向口采用纯组合逻辑产生的组合回环; 这是一个RAM的代码： me ：使能信号 io：控制输入输出 io=1接收，io=0输出 marL：地址寄存使能信号 /*----------------------------- ...; 2949 21 0 21

worning verilog latch

用户1650588 2012-4-17 10:58: Error: Can't synthesize current design -- Top partition does not contain any log; 今天编译出现错误，编译器报错如下：Error: Can't synthesize current design -- Top partition does not contain any logi。官网上寻的方法：Just open ...; 9852 14 3 17

fpga

用户408415 2012-4-16 10:09: 【博客大赛】学习笔记——脉冲信号跨时钟域同步问题; 最近一直忙于TDD LTE RRH2.6g CPRI压缩的测试，每天忙碌到很晚。我今天回想起来，竟也觉得没留下什么深刻的印象，不知道是不是没有因为记录的习惯。那么从现 ...; 2584 24 2 26

fpga 博客大赛脉冲信号

用户1623618 2012-4-15 10:21: 【博客大赛】RISC CPU设计之数据控制器&地址多路器; 数据控制器数据控制器的作用是控制累加器数据输出，由于数据总线是各种操作时传送数据的公共通道，不同的情况下传送不同的内容。有时需要传输指令，有时 ...; 1263 8 0 8

fpga cpu 博客大赛

用户1623618 2012-4-15 09:56: 【博客大赛】RISC CPU设计之累加器&算术运算器; 累加器用于存放当前的结果，它也是双目运算其中一个数据来源。复位后，累加器的值是0。当累加器通过ENA口收到来自CPU状态控制器LOAD_ACC信号时，在CLK1时钟上 ...; 2694 13 0 13

fpga cpu 博客大赛

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