FPGA和CPLD-可编程逻辑器件-第233页-面包板社区

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用户421530 2012-5-8 10:14: 【博客大赛】FPGA的那些事（吐血整理）; 一、可编程逻辑器件概述可编程逻辑器件是指一切通过软件手段更改、配置器件内部连接结构和逻辑单元，完成既定设计功能的数字集成电 ...; 4763 10 6 16

博客大赛 fpga入门级别的知识

用户620417 2012-5-7 14:22: 22nm 3D工艺FPGA细节披露及其与28nm FPGA PK图; Speedster22i是Achronix不久前发布的全球首颗22nm工艺FPGA，采用的是Intel 3D制造工艺。在Achronix公布产品细节的前一天，Intel也正式投产基于该工艺的产品。 ...; 2169 13 0 13

speedster22i

tsyctc2598_917119019 2012-5-7 10:47: xilinx仿真时ISIM提示.mif can not be opened解决方法; 当调用IP核生成block ram需要对单口ram、双口ram或rom进行初始化时，isim会调用mif文件进行初始化。但我遇到的情况是，.mif文件已经包含在ise工程里，且在ise ...; 5451 19 5 24

xilinx isim

用户347618 2012-5-5 10:35: DE2 添加组件; 解决问题“no reset vector has been specified for this cpu.please parameterize the cpu to resolve this issue”; 1218 13 0 13

de2

zhangzhihang 2012-5-4 17:03: 【博客大赛】【原创】基于FPGA的1位二进制全加器的设计; ------------------------------------------------------------------- -- 说明: 半加器的设计 -- 文件: h_adder.vhd -- 作者: -- 日期: 2012/03/06 ...; 2839 19 4 23

fpga eda 博客大赛

zhangzhihang 2012-5-4 16:58: 【博客大赛】【原创】基于FPGA的秒计时器; 本例子是由VHDL语言编写的60秒计时器，主要是学习编程思想，该例子可以根据自己的需要扩展为时钟程序。具体程序如下所示： -------------- ...; 2022 19 3 22

fpga eda 博客大赛

用户1623618 2012-5-4 10:28: 【博客大赛】RISC CPU设计之外围模块; 为了对cpu进行测试，需要有存储测试程序的rom和装载数据的ram、地址译码器。 1.地址译码器用于产生选通信号，选通rom或ram。 module addr_decode( ...; 1788 11 0 11

fpga verilog cpu 博客大赛

用户1407039 2012-5-4 10:14: PCIS3500开发板 PXI/CPCI总线开发板 PCI开发板; 开发板中心网址：http://www.huanor.com 开发板中心论坛：http://www.huanor.com/bbs 淘宝网址：http://shop36289907.taobao.com QQ: 871001268或者191 ...; 1602 35 0 35

pcis3500开发板 pxi/cpci总线开发板 pci开发板

用户1623618 2012-5-4 10:09: 【博客大赛】RISC CPU设计之状态控制器; 状态控制器由两部分组成：1.状态机（machine）。2.状态控制器（machinectl）。状态控制器接收复位信号，当rst有效时，通过信号ena使其为0，输入到状态机 ...; 1606 12 0 12

verilog cpu 博客大赛

特权ilove314 2012-5-4 09:46: 【博客大赛】BJ-EPM CPLD入门套件VHDL例程5; -- Filename ﹕ MUX16.vhd -- Author ﹕ wuhouhang -- Description ﹕ 16位无符号数的乘法运算 library IEEE; use IEEE.std_logi ...; 1996 12 0 12

end in 博客大赛

用户408415 2012-5-3 16:10: verilog之generate的使用; Verilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable,net，tash，function,continous assignment ,initial ...; 11526 23 1 24

verilog语言

用户1623618 2012-5-3 13:43: 【博客大赛】RISC CPU设计之程序计数器; 程序计数器用于提供指令地址，以便读取指令，指令安地址顺序存放在存储器中。有两种途径可形成指令地址：一是顺序执行的情况，二是遇到要改变顺序执行的情况 ...; 1738 14 0 14

verilog cpu 博客大赛

用户602655 2012-4-28 21:13: FPGA内部结构（转）; 本文主要以Xilinx Virtex Ⅱ系列为例，对FPGA内部结构作简要介绍，其内容主要来自Xilinx Virtex Ⅱ datasheet、user guide、以及其它来自Xilinx网站上 ...; 5192 7 0 7

fpga 内部结构

用户401748 2012-4-28 18:13: 测试; 作者：屋檐下的龙卷风博客地址： http://www.cnblogs.com/linjie-swust FPGA（Field－ ...; 647 2 0 2

fpga

用户1650588 2012-4-28 12:15: **Synplify Pro 9.6.2; Abstract 本文介紹如何**Synplify Pro 9.6.2。 Introduction Step 1 ：安裝Synplify Pro Step 2 ：選擇Floating ...; 2902 9 1 10

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