FPGA和CPLD-可编程逻辑器件-第232页-面包板社区

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用户421530 2012-5-20 23:18: 自己常用的按键消抖程序。。。。分享; /******************************************************************** * Module Name : key_debounce * Engineer : wan xin * ...; 4281 16 1 17

fpga 按键消抖程序

用户419742 2012-5-18 20:45: 【博客大赛】TimeQuest之delay_fall clock_fall傻傻分不清楚; 这篇我想分享一个之前在用TimeQuest约束双边沿模块的input delay时犯得一个错误，有人看了可能会觉得傻傻的，什么眼神，delay_fall和clk_fall怎么 ...; 2798 13 0 13

timequest 博客大赛

ashly0903_595850101 2012-5-17 19:34: 图解时序分析之register-to-register路径; 才开始学习时序分析，头痛得紧啊，很多公式还是很不好理解，官方的数据手册给出了很多计算公式，初始看来不怎么好理解，还好官方给的培训视频中给出了些图示 ...; 4070 16 1 17

fpga，时序分析

用户1433636 2012-5-17 19:14: Xilinx,SPARTAN3E, XC3S1200E-FT256，核心板，图像采集，VGA显示，UART，LCD; 在做项目的时候，为了测试摄像头方便，特做了一块基于XC3S1200E的图像采集板，在板上将所有IO都引出来了，而且，大部分IO PIN都可以连接到两个测试插座上。 ...; 1304 2 2 4

fpga 开发板核心板摄像头图像采集 vga

用户404645 2012-5-15 10:53: 逻辑分析仪控制器; 基于FPGA和SDRAM设计高深度8通道虚拟逻辑分析仪控制器; 554 1 1 2

fpga

tsyctc2598_917119019 2012-5-13 00:30: Xilinx spartan6 ODDR2的用法！（转载）; 转自： http://www.eetop.cn/blog/html/04/869304-26543.html 最近要用spartan6这个器件，听说比较高端。郁闷的是原来spartan3能放下的程序，spa ...; 3613 20 0 20

fpga oddr2

用户347618 2012-5-11 20:02: QUARTUS 9.0; Error: Peak virtual memory: 171 megabytes Error: Processing ended: Fri May 11 10:36:21 2012 相信有很多和 ...; 2999 18 2 20

cpld/fpga

用户1647968 2012-5-11 18:51: 【博客大赛】基于CPLD技术的看门狗电路设计; ...; 1119 11 0 11

fpga 博客大赛

用户1647968 2012-5-11 18:29: 【博客大赛】 FIFO使用技巧; FIFO是在FPGA 设计中使用的非常频繁，也是影响FPGA设计代码稳定性以及效率等得关键因素。我总结一下我在使用FIFO过程中的一些心得，与大家分享。 ...; 1721 13 1 14

fpga 博客大赛

用户1647968 2012-5-11 18:21: 【博客大赛】FPGA中memory的应用——多通道共享缓存; FPGA应用于通信领域时，常常外接大容量memory器件用于缓存，常用的有DDR3 SDRAM、QDRII等。对于这些器件，如何提高它们的使用效率是值得深入研究的。本文 ...; 1810 13 0 13

fpga 效率应用容量数据模块博客大赛

用户1321251 2012-5-9 16:09: VIRTEX5上使用MIG调试DDR2记录; DDR2调试记录详情请见附件 ...; 9156 12 22 34

ddr2 mig ug086

用户1659898 2012-5-9 15:59: ModelSim几种不同的版本的区别; ModelSim分几种不同的版本：SE、PE、LE和OEM，其中SE是最高级的版本。而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是 ...; 1581 3 0 3

fpga

用户157314 2012-5-8 10:47: 【博客大赛】fpga基础知识; 常量：在Verilog HDL中,整型常量即整常数有以下四种进制表示形式: 1) 二进制整数(b或B) 2) 十进制整数(d或D) 3) 十六进制整数(h或H) ...; 2133 5 1 6

fpga 博客大赛

用户421530 2012-5-8 10:15: 【博客大赛】从多路器代码中的小感触; 多路选择器的不同语句的实现 module mux1( input a, input b, inpu ...; 1320 9 4 13

verilog 博客大赛多路选择器

用户421530 2012-5-8 10:15: 【博客大赛】走进“状态机”; 几个重要概念：构成状态机的要素：状态机的输入、输出和状态。输入就是一些引发状态变化的条件，输出就是状态变化后引起的变化， ...; 1858 13 1 14

fpga 状态机博客大赛

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