FPGA和CPLD-可编程逻辑器件-第228页-面包板社区

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用户418398 2012-7-17 11:47: 基于FPGA的旋转广告盘; 摘要本设计是旋转LED点阵广告牌，采用Altera公司Cyclone II系列的FPGA芯片CycloneIIEP2C5T144C8N作为核心器件实现对各功能模块电路的控制、同步检测、数 ...; 1864 18 0 18

单片机 fpga led cycloneii 三相电机接单相电

用户1614717 2012-7-17 09:31: 2011年中国IC设计十佳; 过去的2011年由于电子产品除手机外如电脑、电视等普遍低迷，直接导致全球半导体萎靡不振，由于中国集成电路设计公司普遍规模不大，2011年表现突出的公 ...; 1068 10 0 10

2011年中国ic设计十佳

用户1614717 2012-7-17 09:30: 用Verilog语言实现奇数倍分频电路 3分频 5分频 7分频; 众所周知，分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如altera 的PLL，Xilinx的 ...; 1939 11 0 11

奇数倍分频电路

用户421530 2012-7-17 00:26: 于细微中见区别（1）---阻塞&非阻塞赋值（Verliog HDL）; 阻塞赋值——“=” ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / 非阻塞赋值——“〈=” 为了说明方便 ...; 2040 22 2 24

verliog hdl 阻塞和非阻塞赋值区别

用户913991 2012-7-16 09:11: SDRAM中对突发的理解; 申明：本贴转自杜金树的空间，在此向博主表示，感谢，其精妙的话语，一语道破，故将此分享，让苦恼于此的网友们，少走些弯路。 http://hi.baidu.com/%B6%C5 ...; 4500 23 1 24

sdram 突发 burst

用户602853 2012-7-12 10:30: FPGA基础知识（转载）; 1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。答案应该与上面问题 ...; 1428 2 0 2

fpga

用户602853 2012-7-12 10:28: 触发器锁存器寄存器（转载）; 1触发器：在数字电路中，不但要对二值信号进行运算，还要将这些信号和运算保存起来，为此需要使用具有记忆功能的基本逻辑单元。能够存储1位二值信号的基本单 ...; 1266 3 1 4

fpga

用户602853 2012-7-12 09:44: wire和reg的区别（转自zys2008）; １：不指定就默认为1位wire类型。专门指定出wire类型，可能是多位或为使程序易读。wire只能被assign连续赋值，reg只能在initial和always中赋值。（“ ...; 1761 0 0 0

fpga

用户347618 2012-7-3 10:23: Verified OK Starting processor at address 0x030401B4; NIOS II 程序编译成功，但是程序好像是卡住了，串口也不打印东西，仿真也仿真不了，这个问题困扰了我一个下午加一个晚上，百度，搜狗都用了，网上说是SD ...; 1756 10 0 10

nios

用户347618 2012-7-3 01:29: quartus 10.0 **文件下载; 编译时生成limited-sof文件。 quartus 10.0 **文件下载和quartus 9.0**文件下载。请支持正版，以上信息仅供参考学习。复制搜索 ...; 864 9 0 9

quartus 10.0

用户913991 2012-7-3 00:53: ov7670设置分辨率--屏幕分辨率（QQVGA、QVGA、VGA、XGA、WXGA、WUXGA和WSXGA+）的介绍@ednchina; 申明本帖部分内容转自网友：bruce0532，博客地址：http://blog.csdn.net/bruce0532/article/details/5861523 在此表示感谢！小T最近在学习ov7670摄像头 ...; 12674 31 2 33

fpga vga ov7670 分辨率

用户1708388 2012-7-1 07:48: Virtex-6 Clocking Resources 笔记; 全局时钟：每个V6器件有32个全局时钟线（global clock line），全局时钟线只能被BUFG驱动。其中只有12个全局时钟线能用到同一个时钟区域 ...; 4549 15 0 15

xilinx

songmin2_301502101 2012-6-30 22:30: Altera和Xilinx FPGA的从串配置模式比较; 【摘要】本文对两大主流FPGA厂商的从串配置模式（Altera：Passive Serial Mode；Xilinx：Slave Serial Mode）进行了描述，并指出了主要的不同之处。 ...; 2689 21 0 21

fpga altera xilinx slave configuration passive serial

songmin2_301502101 2012-6-30 21:16: 一种简单快速验证FIR滤波器功能的方法; 【摘要】用FPGA实现FIR滤波器时，一般都会在仿真阶段验证其功能是否与算法仿真一致。本文介绍了一种仿真时简单快速验证FIR功能的方法。 ...; 1685 13 1 14

fpga 仿真验证 fir

特权ilove314 2012-6-28 21:02: 《深入浅出玩转FPGA》第二版意见征求; 《深入浅出玩转FPGA》第二版意见征求从编辑出获知，《深入浅出玩转FPGA》在出版三年之际，销量已经逾万，作为一 ...; 6178 10 34 44

问题设计硬件技术

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