FPGA和CPLD-可编程逻辑器件-第228页-面包板社区

 

FPGA/CPLD

首页 FPGA/CPLD

esad0 2012-6-7 09:10: 纪念第一个VHDL代码，纪念第一个用 TESTBENCH 仿真; 一个用Testbench 仿真，只写了个CLK 和 RST_N,一个用波形图仿真。; 1244 13 0 13

仿真

esad0 2012-6-6 21:55: 阻塞语句的理解; reg aa,bb; always @ ( posedge clk or negedge rst_n ) if (!rst_n) begin ...; 1224 17 1 18

vhdl

用户620417 2012-6-6 15:57: 赛灵思的异构3D技术揭秘（图）; 继Virtex-7 2000T之后，赛灵思日前又推出一款7系列的高端器件Virtex-7 H580T，为全球首款异构3D FPGA，该技术是在堆叠硅片互联 (SSI)技术的基础上，对FPGA和2 ...; 1463 14 0 14

virtex-7 h580t

用户422868 2012-6-4 08:21: Xilinx FPGA XC3S1200E核心板实现OV7670的VGA实时显示; 采用XC3S1200E的核心板，板上集成有两片SDRAM，加之FPGA内部例化的fifo，很好的实现了 VGA@60Hz 与 OV7670@30fps 的显示兼容问题。同时，通过UART传输O ...; 1972 1 4 5

fpga

用户419742 2012-6-2 20:07: 【博客大赛】马克思教我们优化时序之补全if else; 时序优化中重要的一项就是提高模块的最高工作频率，工作频率由关键路径决定，通常的提高工作频率的步骤是：利用时序分析工具找到关键路径，分析关 ...; 2163 11 6 17

博客大赛 fpga

Crystal_oscillator 2012-6-2 19:42: EDA--IPCore的使用; 很清晰地讲解了如何在EDA中使用IPCore，推荐在这里，如附件：; 1350 12 0 12

eda--ipcore

用户394057 2012-5-28 20:58: Quartus II Support for SystemVerilog; 最近在看用systemverilog做verification，发现现在综合器支持部分sv的语法，可以考虑将来借鉴sv的语法做设计。 Quartus II Support for SystemV ...; 2235 14 0 14

fpga systemverilog

用户421530 2012-5-28 18:29: 【博客大赛】基于FPGA的SPWM 波之个人实践; 前些日子，因为课题需要，所以查阅了些资料，自己动手去做了一个频率可控的三相正弦信号发生器，实践中觉 ...; 3926 15 8 23

fpga 博客大赛三相spwm dds 脉宽调制

用户913991 2012-5-28 07:37: 意外的收获; 激光监听，就这样告一段落，没有能够解决定位部分，实在很遗憾。上周，意外收到学校收发室的电话，也挺纳闷的，谁能够寄快递呢。打开一看原来是一个月前申请 ...; 1044 11 0 11

fpga xilinx xup

wxg1988 2012-5-27 00:36: 【博客大赛】【原创】深入学习FPGA，寻找并坚持梦想; 很多人都在进门后就不再继续了，找不到突破点，我觉得兴趣和探索是最好的良药，身为FPGA爱好者，就应该坚持下去，投入自己喜欢的工作去，尽情 ...; 1830 13 2 15

博客电子学习大赛博客大赛

用户192767 2012-5-26 16:20: 【博客大赛】我在无线通信芯片验证中的那些事; 实验室的UWB演示系统是国家某重大专项，在超宽带的试验网上也算走在国内前列，数年前小弟对FPGA了解不多，却有幸能参与其中，接受历练，如今芯 ...; 3067 11 11 22

测试验证博客大赛无线通信 uwb　fpga

用户1639588 2012-5-25 10:49: verilog里的求模运算与matlab的比较; 在matlab里有两个求模函数，mod和rem，其中mod(-2,1024)=1022，rem(-2,1024)=-2；而verilog里的求模只能通过“%”来实现，如果要实现matlab的这两种函数，可 ...; 3588 16 0 16

matlab;verilog;求模

用户1639588 2012-5-25 10:42: modelsim中timescale未统一设置引起的错误; 仿真xilinx的卷积编码IP核时，因为IP的timescale和testbench的不一致，导致最终输出结果不正确; 3285 21 0 21

timescale;modelsim

用户1708388 2012-5-25 10:05: Synplify Auto Constrains; Auto Constrains用来对设计进行快速评价，为时序约束提供参考。要想使用Auto Constrains，注意： 1. 不要定义任何时钟约束。 2. multi-cycle和f ...; 1791 14 0 14

synplify

用户1708388 2012-5-25 09:19: Synplify实例化Macro; Synplify通过verilog库（路径： install_dir /lib/xilinx/unisim.v）把Xilinx的Macro当作黑盒处理。使用时直接在代码中实例化即可，注意与 unisim.v 中 ...; 1563 14 0 14

synplify

1 ... 224 225 226 227228229 230 231 ... 500 / 500 页下一页

关闭站长推荐

上一条

/4

下一条