FPGA和CPLD-可编程逻辑器件-第228页-面包板社区

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用户192767 2012-5-26 16:20: 【博客大赛】我在无线通信芯片验证中的那些事; 实验室的UWB演示系统是国家某重大专项，在超宽带的试验网上也算走在国内前列，数年前小弟对FPGA了解不多，却有幸能参与其中，接受历练，如今芯 ...; 3058 10 11 21

测试验证博客大赛无线通信 uwb　fpga

用户1639588 2012-5-25 10:49: verilog里的求模运算与matlab的比较; 在matlab里有两个求模函数，mod和rem，其中mod(-2,1024)=1022，rem(-2,1024)=-2；而verilog里的求模只能通过“%”来实现，如果要实现matlab的这两种函数，可 ...; 3570 15 0 15

matlab;verilog;求模

用户1639588 2012-5-25 10:42: modelsim中timescale未统一设置引起的错误; 仿真xilinx的卷积编码IP核时，因为IP的timescale和testbench的不一致，导致最终输出结果不正确; 3262 20 0 20

timescale;modelsim

用户1708388 2012-5-25 10:05: Synplify Auto Constrains; Auto Constrains用来对设计进行快速评价，为时序约束提供参考。要想使用Auto Constrains，注意： 1. 不要定义任何时钟约束。 2. multi-cycle和f ...; 1766 12 0 12

synplify

用户1708388 2012-5-25 09:19: Synplify实例化Macro; Synplify通过verilog库（路径： install_dir /lib/xilinx/unisim.v）把Xilinx的Macro当作黑盒处理。使用时直接在代码中实例化即可，注意与 unisim.v 中 ...; 1535 13 0 13

synplify

用户1708388 2012-5-25 09:19: Synplify初始化register、RAM; 初始化register： 1. 推荐方式是直接在HDL代码中描述 reg error_reg = 1'b0; reg address_reg = 8'hff; ...; 2350 12 0 12

synplify

用户1708388 2012-5-25 09:18: Synplify类推寄存器; XILINX FPGA 带时钟使能（clock enable）的寄存器：在HDL代码中添加syn_direct_enable，默认不带时钟使能。带同步置位复位（synchronous set/reset ...; 1512 12 0 12

synplify

用户1708388 2012-5-25 09:18: Synplify类推DDR; XILINX FPGA 对于output DDR： always @(posedge clk0) begin if(rst) q0 = 1'b0; else if(set) ...; 1117 12 0 12

synplify

用户1708388 2012-5-25 09:18: Synplify类推移位寄存器; 对于Xilinx的FPGA，类推移位寄存器时，需要只有被地址选中的一个寄存器是可见的。可以使用syn_srlstyle属性。 ...; 1282 15 0 15

synplify

用户1708388 2012-5-25 09:17: Synplify在Spartan、Virtex结构中的Control Set; Spartan和Virtex架构中，每个SLICE中的寄存器共享控制信号（时钟，时钟使能，同步置位、复位），这些控制信号的组合叫做一个Control Set。 Synplify可以 ...; 1914 11 0 11

synplify

用户1708388 2012-5-25 09:17: Synplify类推Xilinx RAM; 如果类推distributed RAM，要保证写操作同步，读操作异步。如果类推block RAM，要保证写操作同步，读操作同步（寄存输出）或异步（寄存地址），存储空间 ...; 1990 12 0 12

synplify

用户1708388 2012-5-25 09:16: Xilinx block RAM的写模式和冲突; read first模式最慢。异步时钟控制：一个端口写时，另一个端口不得使用禁用的时钟间建立时间窗口内的时钟沿对同一存储器位置进行读或写访问。 ...; 2977 11 0 11

fpga xilinx

用户1708388 2012-5-25 09:16: Synplify的Xilinx I/O支持; 软件不会自动插入BUFGMUX和BUFR，需要使用属性syn_insert_buffer，软件自动根据mux后时钟沿使用情况插入BUFGMUX或BUFGMUX_1。发现需要额外使用属性syn_k ...; 1920 15 0 15

synplify

用户1708388 2012-5-25 09:14: Synplify Premier 相比 Synplify Pro 的特色（Logic Synthesis）; 1. Fast Synthesis 提高综合速度，降低优化。注意Auto Constrain需要关闭。 2. Enhanced Optimization 提供更多优化，更好QoR。注意Auto Constrain需要关 ...; 3396 17 0 17

synplify

用户419742 2012-5-24 21:09: 【博客大赛】TimeQuest约束外设之诡异的Create Generated Clocks用法; 最近在altera FPGA里设计一个外设的驱动模块，模块本身逻辑很简单如下图所示，但是模块和外设之间的时序约束问题搞的很头疼,今天先讲讲总结的一些Timequest ...; 3145 13 3 16

timequest 博客大赛

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