FPGA/CPLD
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特权ilove314 2012-6-13 21:48
Synchronous模型和clock jitter
Synchronous模型和clock jitter 晚上和BOSS一起去球场挥汗如雨了,我在努力多花一些时间熟悉新环境和我的新同事们。虽然最近一个多月都没怎么更新博文 ...
esad0 2012-6-9 19:22
FPGA学习的一些误区
  作者:某人(摘自网络,不知道作者) 我常年担任多个有关FPGA学习研讨的QQ群管理员,长期以来很多新入群的菜鸟们总是在重复的问一些非常简单但是 ...
esad0 2012-6-9 19:07
ad_7842
  module ad_7842_1(CLK,RESET,BUSY,ad_data,CLK1MHZ,CS,WR,RD,A0,A1,num); input CLK; input RESET; input BUSY; input ad_data; output C ...
用户419788 2012-6-9 17:30
雷猴啊,我系广东狼
瞎扯淡的,别介意,这博客是聊点时尚心得的地方,大家伙儿扯呗 第一次见面请多多关照!!
用户266883 2012-6-7 22:03
AD9910 的PLL lock 需要时间
第一篇日志,就不抒发感情了。和大家分享一下我这两天遇到的问题。 由于需要使用AD9910产生相位和接收机的NCO相干 的正弦波,刚开始初始化CFR2 和CFR3后 ...
esad0 2012-6-7 09:10
纪念第一个VHDL代码,纪念第一个用 TESTBENCH 仿真
  一个用Testbench 仿真,只写了个CLK 和 RST_N,一个用波形图仿真。
esad0 2012-6-6 21:55
阻塞语句的理解
  reg aa,bb;  always @ ( posedge clk  or negedge rst_n )     if (!rst_n) begin                      ...
用户620417 2012-6-6 15:57
赛灵思的异构3D技术揭秘(图)
继Virtex-7 2000T之后,赛灵思日前又推出一款7系列的高端器件Virtex-7 H580T,为全球首款异构3D FPGA,该技术是在堆叠硅片互联 (SSI)技术的基础上,对FPGA和2 ...
用户422868 2012-6-4 08:21
Xilinx FPGA XC3S1200E核心板实现OV7670的VGA实时显示
采用XC3S1200E的核心板,板上集成有两片SDRAM,加之FPGA内部例化的fifo,很好的实现了 VGA@60Hz 与 OV7670@30fps 的显示兼容问题。同时,通过UART传输O ...
用户419742 2012-6-2 20:07
【博客大赛】马克思教我们优化时序之补全if else
  时序优化中重要的一项就是提高模块的最高工作频率,工作频率由关键路径决定,通常的提高工作频率的步骤是:利用时序分析工具找到关键路径,分析关 ...
Crystal_oscillator 2012-6-2 19:42
EDA--IPCore的使用
很清晰地讲解了如何在EDA中使用IPCore,推荐在这里,如附件:
用户394057 2012-5-28 20:58
Quartus II Support for SystemVerilog
最近在看用systemverilog做verification,发现现在综合器支持部分sv的语法,可以考虑将来借鉴sv的语法做设计。   Quartus II Support for SystemV ...
用户421530 2012-5-28 18:29
【博客大赛】基于FPGA的SPWM 波之个人实践
         前些日子,因为课题需要,所以查阅了些资料,自己动手去做了一个频率可控的三相正弦信号发生器,实践中觉 ...
用户913991 2012-5-28 07:37
意外的收获
激光监听,就这样告一段落,没有能够解决定位部分,实在很遗憾。上周,意外收到学校收发室的电话,也挺纳闷的,谁能够寄快递呢。打开一看原来是一个月前申请 ...
wxg1988 2012-5-27 00:36
【博客大赛】【原创】深入学习FPGA,寻找并坚持梦想
         很多人都在进门后就不再继续了,找不到突破点,我觉得兴趣和探索是最好的良药,身为FPGA爱好者,就应该坚持下去,投入自己喜欢的工作去,尽情 ...
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