FPGA和CPLD-可编程逻辑器件-第227页-面包板社区

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用户1708388 2012-7-1 07:48: Virtex-6 Clocking Resources 笔记; 全局时钟：每个V6器件有32个全局时钟线（global clock line），全局时钟线只能被BUFG驱动。其中只有12个全局时钟线能用到同一个时钟区域 ...; 4497 15 0 15

xilinx

songmin2_301502101 2012-6-30 22:30: Altera和Xilinx FPGA的从串配置模式比较; 【摘要】本文对两大主流FPGA厂商的从串配置模式（Altera：Passive Serial Mode；Xilinx：Slave Serial Mode）进行了描述，并指出了主要的不同之处。 ...; 2622 21 0 21

fpga altera xilinx slave configuration passive serial

songmin2_301502101 2012-6-30 21:16: 一种简单快速验证FIR滤波器功能的方法; 【摘要】用FPGA实现FIR滤波器时，一般都会在仿真阶段验证其功能是否与算法仿真一致。本文介绍了一种仿真时简单快速验证FIR功能的方法。 ...; 1639 13 1 14

fpga 仿真验证 fir

特权ilove314 2012-6-28 21:02: 《深入浅出玩转FPGA》第二版意见征求; 《深入浅出玩转FPGA》第二版意见征求从编辑出获知，《深入浅出玩转FPGA》在出版三年之际，销量已经逾万，作为一 ...; 6139 10 34 44

问题设计硬件技术

用户237406 2012-6-26 11:34: FPGA入门指导(1); 亲，您好，这里首先介绍下FPGA入门的一些步骤。 1、先了解FPGA和Verilog，知道这两个东西能做什么，用在哪里。 2、知道FPGA和Verilog的重要性后，您 ...; 1275 12 2 14

fpga入门

用户421530 2012-6-20 00:41: SOPC之软件编程学习--系统时钟API函数应用; 利用sys/alt_alarm.h系统时钟服务头文件中的alt_alarm_start （）API 函数以及时钟回调函数进行精确定时。我的设计在现有源程序的基础上，添加三个时钟服务程 ...; 2106 18 0 18

fpga niosii 系统时钟服务程序 api

用户421530 2012-6-19 15:18: SOPC之软件编程学习---头文件（1）; 在Altera FPGA里面的SOPC学习过程中，软件编程中遇到的第一个编程，往往是LED灯的控制,这几天断断续续的学习了些，总算了入了NIOS II 学习的门槛，开始我对FPG* ...; 2380 20 0 20

fpga nios pio内核 ide

用户1696769 2012-6-19 15:06: Altera采用台积电CoWoS工艺实现异质混合3D; Altera公司与TSMC (台积电)宣布，使用TSMC的芯片-晶圆-基底 (CoWoS)集成工艺，联合开发了世界上第一款异质混合3D IC测试平台。异质混合3D IC是一种创新技术， ...; 1791 19 0 19

fpga altera 台积电 cowos 3d

用户394057 2012-6-14 22:40: systemverilog中struct和union的一种用法; 最近在学习systemverilog，没人指导，起初感觉sv对我来说没什么用处，但是慢慢地发现sv有些功能语法很不错，记下来。虽然在sv中这都是很常用的东西，但是 ...; 4414 12 1 13

fpga 验证

用户394057 2012-6-14 22:18: 芯片验证时未随机化导致的bug; 在最近的一个项目中，流片后发现了一个bug。设计是通过一个三十二位的数据线写一个数据位宽为108位的ram，写三次可以写满108位，这里地址位最低两位为11 ...; 1509 15 2 17

fpga 芯片

特权ilove314 2012-6-13 21:48: Synchronous模型和clock jitter; Synchronous模型和clock jitter 晚上和BOSS一起去球场挥汗如雨了，我在努力多花一些时间熟悉新环境和我的新同事们。虽然最近一个多月都没怎么更新博文 ...; 4552 14 5 19

clock in

esad0 2012-6-9 19:22: FPGA学习的一些误区; 作者：某人（摘自网络，不知道作者）我常年担任多个有关FPGA学习研讨的QQ群管理员，长期以来很多新入群的菜鸟们总是在重复的问一些非常简单但是 ...; 1376 18 3 21

fpga

esad0 2012-6-9 19:07: ad_7842; module ad_7842_1(CLK,RESET,BUSY,ad_data,CLK1MHZ,CS,WR,RD,A0,A1,num); input CLK; input RESET; input BUSY; input ad_data; output C ...; 1064 15 0 15

ad_7842

用户419788 2012-6-9 17:30: 雷猴啊，我系广东狼; 瞎扯淡的，别介意，这博客是聊点时尚心得的地方，大家伙儿扯呗第一次见面请多多关照！！; 1122 20 1 21

博客时尚

用户266883 2012-6-7 22:03: AD9910 的PLL lock 需要时间; 第一篇日志，就不抒发感情了。和大家分享一下我这两天遇到的问题。由于需要使用AD9910产生相位和接收机的NCO相干的正弦波，刚开始初始化CFR2 和CFR3后 ...; 2201 14 0 14

fpga pll ad9910 lock

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