FPGA和CPLD-可编程逻辑器件-第230页-面包板社区

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用户419742 2012-6-2 20:07: 【博客大赛】马克思教我们优化时序之补全if else; 时序优化中重要的一项就是提高模块的最高工作频率，工作频率由关键路径决定，通常的提高工作频率的步骤是：利用时序分析工具找到关键路径，分析关 ...; 2219 11 6 17

博客大赛 fpga

Crystal_oscillator 2012-6-2 19:42: EDA--IPCore的使用; 很清晰地讲解了如何在EDA中使用IPCore，推荐在这里，如附件：; 1385 12 0 12

eda--ipcore

用户394057 2012-5-28 20:58: Quartus II Support for SystemVerilog; 最近在看用systemverilog做verification，发现现在综合器支持部分sv的语法，可以考虑将来借鉴sv的语法做设计。 Quartus II Support for SystemV ...; 2287 14 0 14

fpga systemverilog

用户421530 2012-5-28 18:29: 【博客大赛】基于FPGA的SPWM 波之个人实践; 前些日子，因为课题需要，所以查阅了些资料，自己动手去做了一个频率可控的三相正弦信号发生器，实践中觉 ...; 3957 15 8 23

fpga 博客大赛三相spwm dds 脉宽调制

用户913991 2012-5-28 07:37: 意外的收获; 激光监听，就这样告一段落，没有能够解决定位部分，实在很遗憾。上周，意外收到学校收发室的电话，也挺纳闷的，谁能够寄快递呢。打开一看原来是一个月前申请 ...; 1083 12 0 12

fpga xilinx xup

wxg1988 2012-5-27 00:36: 【博客大赛】【原创】深入学习FPGA，寻找并坚持梦想; 很多人都在进门后就不再继续了，找不到突破点，我觉得兴趣和探索是最好的良药，身为FPGA爱好者，就应该坚持下去，投入自己喜欢的工作去，尽情 ...; 1863 14 2 16

博客电子学习大赛博客大赛

用户192767 2012-5-26 16:20: 【博客大赛】我在无线通信芯片验证中的那些事; 实验室的UWB演示系统是国家某重大专项，在超宽带的试验网上也算走在国内前列，数年前小弟对FPGA了解不多，却有幸能参与其中，接受历练，如今芯 ...; 3094 11 11 22

测试验证博客大赛无线通信 uwb　fpga

用户1639588 2012-5-25 10:49: verilog里的求模运算与matlab的比较; 在matlab里有两个求模函数，mod和rem，其中mod(-2,1024)=1022，rem(-2,1024)=-2；而verilog里的求模只能通过“%”来实现，如果要实现matlab的这两种函数，可 ...; 3614 16 0 16

matlab;verilog;求模

用户1639588 2012-5-25 10:42: modelsim中timescale未统一设置引起的错误; 仿真xilinx的卷积编码IP核时，因为IP的timescale和testbench的不一致，导致最终输出结果不正确; 3308 21 0 21

timescale;modelsim

用户1708388 2012-5-25 10:05: Synplify Auto Constrains; Auto Constrains用来对设计进行快速评价，为时序约束提供参考。要想使用Auto Constrains，注意： 1. 不要定义任何时钟约束。 2. multi-cycle和f ...; 1845 14 0 14

synplify

用户1708388 2012-5-25 09:19: Synplify实例化Macro; Synplify通过verilog库（路径： install_dir /lib/xilinx/unisim.v）把Xilinx的Macro当作黑盒处理。使用时直接在代码中实例化即可，注意与 unisim.v 中 ...; 1591 14 0 14

synplify

用户1708388 2012-5-25 09:19: Synplify初始化register、RAM; 初始化register： 1. 推荐方式是直接在HDL代码中描述 reg error_reg = 1'b0; reg address_reg = 8'hff; ...; 2454 13 0 13

synplify

用户1708388 2012-5-25 09:18: Synplify类推寄存器; XILINX FPGA 带时钟使能（clock enable）的寄存器：在HDL代码中添加syn_direct_enable，默认不带时钟使能。带同步置位复位（synchronous set/reset ...; 1590 13 0 13

synplify

用户1708388 2012-5-25 09:18: Synplify类推DDR; XILINX FPGA 对于output DDR： always @(posedge clk0) begin if(rst) q0 = 1'b0; else if(set) ...; 1195 14 0 14

synplify

用户1708388 2012-5-25 09:18: Synplify类推移位寄存器; 对于Xilinx的FPGA，类推移位寄存器时，需要只有被地址选中的一个寄存器是可见的。可以使用syn_srlstyle属性。 ...; 1344 16 0 16

synplify

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