FPGA和CPLD-可编程逻辑器件-第230页-面包板社区

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用户347618 2012-5-11 20:02: QUARTUS 9.0; Error: Peak virtual memory: 171 megabytes Error: Processing ended: Fri May 11 10:36:21 2012 相信有很多和 ...; 2870 15 2 17

cpld/fpga

用户1647968 2012-5-11 18:51: 【博客大赛】基于CPLD技术的看门狗电路设计; ...; 1079 11 0 11

fpga 博客大赛

用户1647968 2012-5-11 18:29: 【博客大赛】 FIFO使用技巧; FIFO是在FPGA 设计中使用的非常频繁，也是影响FPGA设计代码稳定性以及效率等得关键因素。我总结一下我在使用FIFO过程中的一些心得，与大家分享。 ...; 1637 12 1 13

fpga 博客大赛

用户1647968 2012-5-11 18:21: 【博客大赛】FPGA中memory的应用——多通道共享缓存; FPGA应用于通信领域时，常常外接大容量memory器件用于缓存，常用的有DDR3 SDRAM、QDRII等。对于这些器件，如何提高它们的使用效率是值得深入研究的。本文 ...; 1628 12 0 12

fpga 效率应用容量数据模块博客大赛

用户1321251 2012-5-9 16:09: VIRTEX5上使用MIG调试DDR2记录; DDR2调试记录详情请见附件 ...; 9015 11 22 33

ddr2 mig ug086

用户1659898 2012-5-9 15:59: ModelSim几种不同的版本的区别; ModelSim分几种不同的版本：SE、PE、LE和OEM，其中SE是最高级的版本。而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是 ...; 1503 3 0 3

fpga

用户157314 2012-5-8 10:47: 【博客大赛】fpga基础知识; 常量：在Verilog HDL中,整型常量即整常数有以下四种进制表示形式: 1) 二进制整数(b或B) 2) 十进制整数(d或D) 3) 十六进制整数(h或H) ...; 2028 4 1 5

fpga 博客大赛

用户421530 2012-5-8 10:15: 【博客大赛】从多路器代码中的小感触; 多路选择器的不同语句的实现 module mux1( input a, input b, inpu ...; 1268 9 4 13

verilog 博客大赛多路选择器

用户421530 2012-5-8 10:15: 【博客大赛】走进“状态机”; 几个重要概念：构成状态机的要素：状态机的输入、输出和状态。输入就是一些引发状态变化的条件，输出就是状态变化后引起的变化， ...; 1788 13 1 14

fpga 状态机博客大赛

用户421530 2012-5-8 10:14: 【博客大赛】FPGA的那些事（吐血整理）; 一、可编程逻辑器件概述可编程逻辑器件是指一切通过软件手段更改、配置器件内部连接结构和逻辑单元，完成既定设计功能的数字集成电 ...; 4689 10 6 16

博客大赛 fpga入门级别的知识

用户620417 2012-5-7 14:22: 22nm 3D工艺FPGA细节披露及其与28nm FPGA PK图; Speedster22i是Achronix不久前发布的全球首颗22nm工艺FPGA，采用的是Intel 3D制造工艺。在Achronix公布产品细节的前一天，Intel也正式投产基于该工艺的产品。 ...; 2087 11 0 11

speedster22i

tsyctc2598_917119019 2012-5-7 10:47: xilinx仿真时ISIM提示.mif can not be opened解决方法; 当调用IP核生成block ram需要对单口ram、双口ram或rom进行初始化时，isim会调用mif文件进行初始化。但我遇到的情况是，.mif文件已经包含在ise工程里，且在ise ...; 5326 17 5 22

xilinx isim

用户347618 2012-5-5 10:35: DE2 添加组件; 解决问题“no reset vector has been specified for this cpu.please parameterize the cpu to resolve this issue”; 1133 11 0 11

de2

zhangzhihang 2012-5-4 17:03: 【博客大赛】【原创】基于FPGA的1位二进制全加器的设计; ------------------------------------------------------------------- -- 说明: 半加器的设计 -- 文件: h_adder.vhd -- 作者: -- 日期: 2012/03/06 ...; 2747 18 4 22

fpga eda 博客大赛

zhangzhihang 2012-5-4 16:58: 【博客大赛】【原创】基于FPGA的秒计时器; 本例子是由VHDL语言编写的60秒计时器，主要是学习编程思想，该例子可以根据自己的需要扩展为时钟程序。具体程序如下所示： -------------- ...; 1931 18 3 21

fpga eda 博客大赛

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