FPGA和CPLD-可编程逻辑器件-第226页-面包板社区

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用户421976 2012-8-3 23:51: 让低端FPGA也能跑nios; 第一次接触嵌入软核是公司一个项目中通信用422串口通信。其他的电路板的控制都是单片机，都好办。可是有一块板的控制虽然不太复杂，但必须 ...; 2832 8 4 12

fpga nios

用户1708388 2012-8-1 13:41: Spartan-6 GTP; 每个GTPA1_DUAL tile包含两个GTP transceivers和两个PLL。 PLL的参考时钟可来自外引脚、相邻GTPA1_DUAL、FPGA的PLL、GCLK。 ...; 1839 16 0 16

gtp

用户1614717 2012-7-31 17:16: EDA工具梳理; “工欲善其事，必先利其器”。EDA工具是IC 开发者进行数字系统开发的左膀右臂，但EDA工具五花八门，所以对各种EDA工具做一个总体的归类和描述，显得尤 ...; 1605 15 0 15

eda工具梳理

用户418398 2012-7-31 10:07: 【博客大赛】FPGA按键消抖; FPGA按键消抖按键波形如图所示，抖动的时间大约为20MS，在程序设计中，通过计时器的计数，当计数所达到的时间大于20MS，则认为按键被按下 ...; 1876 17 0 17

单片机 fpga stm32 博客大赛按键消抖

用户377227 2012-7-30 17:41: CPLD/FPGA的UART接口设计之系统时钟（晶振）和波特率关系探讨; UART（Universal Asynchronous Receiver Transmitter，通用异步收发器）是一种广泛使用的异步串行数据通信协议。目前大多数MCU、串口通信IC等 ...; 1957 10 0 10

fpga cpld uart 串口通信波特率

用户1707737 2012-7-29 21:42: 躺在床上的舒适、、; 每天，从早上8点过到实验室，晚上十一点多回到宿舍，虽是年轻，身子还是感觉有些疲倦！所以我总是很期待，洗簌完，踏实的躺上床的那一刻，因为那时候真的感觉 ...; 1346 14 3 17

用户1396832 2012-7-27 22:32: 针对独立式按键消抖的verilog硬件描述; 本人是个初学者，在网络上看了一些高手针对独立式按键消抖的verilog建模，为了练手在他们的基础上改编了按键的采样方式，请大家指点！如下： /* ...; 1301 1 0 1

fpga

用户1707737 2012-7-27 17:08: 数控分频器; http://group.ednchina.com/GROUP_MES_14596_3000001080_5000004966.HTM 把邹老师要求的数控分配器的总结，帖到了我们小组里面、、代码在那边编辑得很乱 ...; 1521 12 2 14

fpga

jlx_cuc 2012-7-27 11:28: 从StratixIII及CycloneIV开发板谈FPGA配置（2）; 上文中说到了CycloneIV中的几种配置方式，JTAG或者AS模式配置EPCS64，几种配置方式的详解我想fpgalearner同学讲的比我清楚多了： http://bbs.ednchina.com/ ...; 2001 17 0 17

fpga flash 配置 stratixiii fpp

jlx_cuc 2012-7-26 20:36: 从StratixIII及CycloneIV开发板谈FPGA配置（1）; 最近为了给几个新同学介绍实验室所使用的两个开发板——StratixIII开发板和DEII-CycloneIV实验箱，所以整理了下关于两个板子FPGA的配置过程，从中自己也获益 ...; 4001 24 1 25

fpga 配置 cycloneiv stratix

用户1614717 2012-7-25 13:00: 【博客大赛】PLL和DLL：都是锁相环，区别在哪里？; DLL :一般在 altera 公司的产品上出现 PLL 的多，而 xilinux 公司的产品则更多的是 DLL ，开始本人也以为是两个公司的不同说法而已，后来在论 ...; 8886 15 9 24

博客大赛 pll和dll区别锁相环

用户1629256 2012-7-24 15:31: verilog 之组合逻辑; 对7,8,9三个点的采样值求和，完成对当前位的判决：三点之和大于1则判为高电平。; 947 9 0 9

fpga verilog

用户1629256 2012-7-24 15:23: lcd1602控制模块 V6; /** ****************************************************************************** * @file LCD_con_v6.v * @author 西殿源 * @v ...; 1140 13 0 13

fpga verilog

用户1629256 2012-7-24 15:21: 串口接收 V8; /** ****************************************************************************** * @file rx_rs232_v8.v * @author 西殿源 ...; 991 12 0 12

fpga verilog

用户1629256 2012-7-24 15:18: 串口接收 V6; /** ****************************************************************************** * @file rx_rs232_v6.v * @author 西殿源 * @ ...; 1051 12 0 12

fpga verilog

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