FPGA和CPLD-可编程逻辑器件-第229页-面包板社区

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用户1708388 2012-5-25 09:19: Synplify初始化register、RAM; 初始化register： 1. 推荐方式是直接在HDL代码中描述 reg error_reg = 1'b0; reg address_reg = 8'hff; ...; 2383 13 0 13

synplify

用户1708388 2012-5-25 09:18: Synplify类推寄存器; XILINX FPGA 带时钟使能（clock enable）的寄存器：在HDL代码中添加syn_direct_enable，默认不带时钟使能。带同步置位复位（synchronous set/reset ...; 1538 13 0 13

synplify

用户1708388 2012-5-25 09:18: Synplify类推DDR; XILINX FPGA 对于output DDR： always @(posedge clk0) begin if(rst) q0 = 1'b0; else if(set) ...; 1135 14 0 14

synplify

用户1708388 2012-5-25 09:18: Synplify类推移位寄存器; 对于Xilinx的FPGA，类推移位寄存器时，需要只有被地址选中的一个寄存器是可见的。可以使用syn_srlstyle属性。 ...; 1308 16 0 16

synplify

用户1708388 2012-5-25 09:17: Synplify在Spartan、Virtex结构中的Control Set; Spartan和Virtex架构中，每个SLICE中的寄存器共享控制信号（时钟，时钟使能，同步置位、复位），这些控制信号的组合叫做一个Control Set。 Synplify可以 ...; 1938 12 0 12

synplify

用户1708388 2012-5-25 09:17: Synplify类推Xilinx RAM; 如果类推distributed RAM，要保证写操作同步，读操作异步。如果类推block RAM，要保证写操作同步，读操作同步（寄存输出）或异步（寄存地址），存储空间 ...; 2032 13 0 13

synplify

用户1708388 2012-5-25 09:16: Xilinx block RAM的写模式和冲突; read first模式最慢。异步时钟控制：一个端口写时，另一个端口不得使用禁用的时钟间建立时间窗口内的时钟沿对同一存储器位置进行读或写访问。 ...; 3013 14 0 14

fpga xilinx

用户1708388 2012-5-25 09:16: Synplify的Xilinx I/O支持; 软件不会自动插入BUFGMUX和BUFR，需要使用属性syn_insert_buffer，软件自动根据mux后时钟沿使用情况插入BUFGMUX或BUFGMUX_1。发现需要额外使用属性syn_k ...; 1946 19 0 19

synplify

用户1708388 2012-5-25 09:14: Synplify Premier 相比 Synplify Pro 的特色（Logic Synthesis）; 1. Fast Synthesis 提高综合速度，降低优化。注意Auto Constrain需要关闭。 2. Enhanced Optimization 提供更多优化，更好QoR。注意Auto Constrain需要关 ...; 3431 17 0 17

synplify

用户419742 2012-5-24 21:09: 【博客大赛】TimeQuest约束外设之诡异的Create Generated Clocks用法; 最近在altera FPGA里设计一个外设的驱动模块，模块本身逻辑很简单如下图所示，但是模块和外设之间的时序约束问题搞的很头疼,今天先讲讲总结的一些Timequest ...; 3168 14 3 17

timequest 博客大赛

用户401816 2012-5-23 19:28: 【博客大赛】【原创】状态机输入与输出相关带来的时序问题[后篇]; 如果用单片机来写这个程序，我们会这么写，先输出col，再检测row行值。同样上面的Verilog代码目的也是要实现这个时序，但恰恰是检测 row在输出col之前。所以 ...; 1914 21 2 23

verilog 状态机矩阵键盘博客大赛

用户401816 2012-5-23 19:25: 【博客大赛】【原创】状态机输入与输出相关带来的时序问题[中篇]; 可一到运行起来就蛋疼了，呵呵…. 下面分析一下，仅供参考，若有不对，敬请指正！看上面时序图在 1、第0~2个时钟周期内 row( ...; 1825 21 0 21

verilog 状态机矩阵键盘博客大赛

用户401816 2012-5-23 19:21: 【博客大赛】【原创】状态机输入与输出相关带来的时序问题[前篇]; 昨天帮同学修改一个不知道从哪里Ctrl+C、Ctrl+V来的矩阵键盘检测代码，没有分频、没有消抖，直接拿来用就别指望了，呵呵…在这里拿出来主要是想说明一个隐藏 ...; 1365 16 2 18

verilog 状态机矩阵键盘博客大赛

用户394057 2012-5-23 11:00: task 和 functionM<转载>; 转载于：http://www.cnblogs.com/icelyb24/archive/2011/05/04/2036379.html task 和 function task和function说明语句分别用来定义任 ...; 1439 15 0 15

fpga verilog

用户1623618 2012-5-22 18:54: 【博客大赛】risc cpu模块调试; 不知道博客大赛有木有结束，不管了，就是借着这个机会好好学学risc cpu设计。这个risc cpu是参考夏宇闻老师的《数字系统设计——verilog实现》实现的， ...; 1673 11 1 12

fpga cpu 博客大赛

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