FPGA和CPLD-可编程逻辑器件-第229页-面包板社区

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用户401816 2012-5-23 19:28: 【博客大赛】【原创】状态机输入与输出相关带来的时序问题[后篇]; 如果用单片机来写这个程序，我们会这么写，先输出col，再检测row行值。同样上面的Verilog代码目的也是要实现这个时序，但恰恰是检测 row在输出col之前。所以 ...; 1872 20 2 22

verilog 状态机矩阵键盘博客大赛

用户401816 2012-5-23 19:25: 【博客大赛】【原创】状态机输入与输出相关带来的时序问题[中篇]; 可一到运行起来就蛋疼了，呵呵…. 下面分析一下，仅供参考，若有不对，敬请指正！看上面时序图在 1、第0~2个时钟周期内 row( ...; 1736 20 0 20

verilog 状态机矩阵键盘博客大赛

用户401816 2012-5-23 19:21: 【博客大赛】【原创】状态机输入与输出相关带来的时序问题[前篇]; 昨天帮同学修改一个不知道从哪里Ctrl+C、Ctrl+V来的矩阵键盘检测代码，没有分频、没有消抖，直接拿来用就别指望了，呵呵…在这里拿出来主要是想说明一个隐藏 ...; 1319 16 2 18

verilog 状态机矩阵键盘博客大赛

用户394057 2012-5-23 11:00: task 和 functionM<转载>; 转载于：http://www.cnblogs.com/icelyb24/archive/2011/05/04/2036379.html task 和 function task和function说明语句分别用来定义任 ...; 1392 14 0 14

fpga verilog

用户1623618 2012-5-22 18:54: 【博客大赛】risc cpu模块调试; 不知道博客大赛有木有结束，不管了，就是借着这个机会好好学学risc cpu设计。这个risc cpu是参考夏宇闻老师的《数字系统设计——verilog实现》实现的， ...; 1662 11 1 12

fpga cpu 博客大赛

用户371346 2012-5-22 14:58: 【博客大赛】【原创】INOUT TESTBENCH; 在做USB与上位机通信时，碰到一些时序问题，调试了近两周时间，最后将整个USB控制程序仿真发现了一些问题。INOUT端口总线的释放问题：也就是要确保INOUT端口 ...; 4655 4 2 6

博客大赛 usb通信，inout端口，测试仿真

357854360_973111976 2012-5-21 13:10: 【博客大赛】【原创】学习FPGA Verilog的感想-大学学习实践; 大学时，初学Verilog，是与学习电子电路和模拟电路一起学习的，自己认真学习了一下电子电路，包括数字电路和模拟电路，再看着夏宇闻老师 ...; 2705 19 4 23

verilog 电子设计博客大赛 fpga学习大学实践

用户394057 2012-5-21 10:34: 【博客大赛】用debussy在window环境下快速查看fpga工程; 本文提供了一种利用debussy快速查看fpga工程代码的方法，特别适合对刚接触大工程或ip核进行查看，以便将精力最大限度的放到逻辑上而不是在各个.v中翻来覆去 ...; 2106 37 0 37

fpga 博客大赛 debussy

用户421530 2012-5-20 23:24: 通过输入资源看4输入LUT; module MapViewer( input clk, input a,b,c,d, output reg dout ); always @(posedge clk) dout=ab ...; 2250 9 1 10

fpga内部原理 lut查找表

用户421530 2012-5-20 23:18: 自己常用的按键消抖程序。。。。分享; /******************************************************************** * Module Name : key_debounce * Engineer : wan xin * ...; 4200 15 1 16

fpga 按键消抖程序

用户419742 2012-5-18 20:45: 【博客大赛】TimeQuest之delay_fall clock_fall傻傻分不清楚; 这篇我想分享一个之前在用TimeQuest约束双边沿模块的input delay时犯得一个错误，有人看了可能会觉得傻傻的，什么眼神，delay_fall和clk_fall怎么 ...; 2716 13 0 13

timequest 博客大赛

ashly0903_595850101 2012-5-17 19:34: 图解时序分析之register-to-register路径; 才开始学习时序分析，头痛得紧啊，很多公式还是很不好理解，官方的数据手册给出了很多计算公式，初始看来不怎么好理解，还好官方给的培训视频中给出了些图示 ...; 3880 15 1 16

fpga，时序分析

用户1433636 2012-5-17 19:14: Xilinx,SPARTAN3E, XC3S1200E-FT256，核心板，图像采集，VGA显示，UART，LCD; 在做项目的时候，为了测试摄像头方便，特做了一块基于XC3S1200E的图像采集板，在板上将所有IO都引出来了，而且，大部分IO PIN都可以连接到两个测试插座上。 ...; 1274 2 2 4

fpga 开发板核心板摄像头图像采集 vga

用户404645 2012-5-15 10:53: 逻辑分析仪控制器; 基于FPGA和SDRAM设计高深度8通道虚拟逻辑分析仪控制器; 523 1 1 2

fpga

tsyctc2598_917119019 2012-5-13 00:30: Xilinx spartan6 ODDR2的用法！（转载）; 转自： http://www.eetop.cn/blog/html/04/869304-26543.html 最近要用spartan6这个器件，听说比较高端。郁闷的是原来spartan3能放下的程序，spa ...; 3434 20 0 20

fpga oddr2

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