FPGA和CPLD-可编程逻辑器件-第64页-面包板社区

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用户1833390 2016-4-9 23:55: (多图) 基于FPGA的DDR3多端口读写存储管理系统设计; 机载视频图形显示系统主要实现2D图形的绘制，构成各种飞行参数画面，同时叠加实时的外景视频。由于FPGA具有强大逻辑资源、丰富IP核等优点，基于FPGA的嵌入式系统 ...; 1065 19 0 19

FPGA DDR3 存储器控制多端口帧地址

用户1833390 2016-4-9 23:53: 天啦鲁，这十余款创客设计居然由FPGA搞定; 按理说‘高大上’的FPGA，多出现在航天航空（如火星探测器）、通信（如基站、数据中心）、测试测量等高端应用场景。但麦迪却也发现，近期，在很多创客的作品内部 ...; 1108 15 1 16

赛灵思 FPGA 智能硬件

西西在冰城 2016-4-8 16:46: 【CAN总线】CAN代码分段分析之TB篇（1）; 前言：因为目前研究的是如何使用CAN_IP，而CAN_CONTROLLER第一步就是对各个寄存器进行初始化。因此在此先看tb中是如何进行初始化的。并且对各个重要的task进 ...; 1587 11 0 11

fpga can_ip

西西在冰城 2016-4-7 18:29: 【FPGA】个人总结-技术文档编撰守则; 文件头编撰模板： /****************************************************************************************** 模块名称：模块描 ...; 1669 12 3 15

fpga

西西在冰城 2016-4-7 09:34: 【CAN总线】CAN代码相关问题和注释（2）; 本节内容提要：根据SJA1000的初始化程序，了解CAN的初始化过程以及对象。本来是想整理的，后来发现一整篇都很有用就直接转载了。不过我在想，如果 ...; 1529 14 1 15

fpga can_ip

用户1816876 2016-4-6 23:09: 开始新的学习之路; 加油吧，菜鸟！; 527 2 1 3

fpga

西西在冰城 2016-4-6 14:14: 【CAN总线】CAN代码相关问题和注释（1） ------------4.6更新; 前言：在看如何用FPGA实现can_controller ,本来想把代码上传上来的，结果没成功。如果有意向研究的，可以自己去下载 pudn就有。can tb有点问题，我也只是在 ...; 1395 13 0 13

fpga can_ip

特权ilove314 2016-4-5 20:36: Xilinx FPGA入门连载66：基于UART收发的RTC读写; Xilinx FPGA 入门连载 66 ：基于 UART 收发的 RTC 读写特权同学，版权所有配套例程和更多资料下载链接： http://pan.baidu.com ...; 1708 13 0 13

xilinx fpga入门

西西在冰城 2016-4-5 11:13: 【西西学FPGA】Lesson 11; -------------------------------------2016.4.5------------------------------------------ VGA 笔记 1 图片切换速度大于24HZ，遮掩效应。 2 带宽 ...; 769 16 0 16

fpga vga

特权ilove314 2016-4-4 16:14: Xilinx FPGA入门连载65：基于UART发送的RTC读取; Xilinx FPGA 入门连载 65 ：基于 UART 发送的 RTC 读取特权同学，版权所有配套例程和更多资料下载链接： http://pan.baidu.com ...; 1179 9 0 9

xilinx fpga入门

西西在冰城 2016-4-3 13:09: 【西西学FPGA】Lesson 10; Lesson 10 2016年4月3日罗鹏春 RAM+FPGA+PC 实现精简帧功能要求： 55 55 55 55 55 55 55 d5 fa 55(读指令) 00 00 XX XX XX XX XX (X ...; 721 9 0 9

fpga uart

用户376150 2016-4-1 14:03: 回顾modelsim的使用; 1. 首先，在新建工程里创建2个*.v文件，一个是被仿真代码，一个是测试代码。 2. 右键点击这2个文件的其中之一，选择“compile all” 3. 编译无误后， ...; 1012 27 0 27

fpga

西西在冰城 2016-4-1 13:14: 【西西学FPGA】Lesson 9 （下）（4月1号更新）; 愚人节也是哥哥走的时候，所以这个节我不过。因为EDN有字数限制，所以verilog不能在这里放出来，如果之后还是这样，我又嫌弃麻烦的时候，我可能就不在ED ...; 859 17 1 18

fpga uart

用户1778167 2016-3-30 20:56: 上升沿和下降沿触发小论; 这是刚开始学习FPGA时候，积累的一点资料。具体如下，其实作者强调了在用FPGA做设计的时候，要注意同步设计，盲目的使用信号做时钟，在时序分析上 ...; 1636 17 5 22

clock 时钟 in if c

dreamfly123123 2016-3-30 15:02: Block RAM 和Distributed RAM; ============================================== FPGA block RAM和distributed RAM区别区别之1 bram 的输出需要时钟，dram在给出地址后既可输出数据。区 ...; 1283 9 0 9

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