FPGA和CPLD-可编程逻辑器件-第61页-面包板社区

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西西在冰城 2016-5-5 13:20: 【西西学FPGA】Lesson17; 16.4.24 parameter 和 define的区别【参考网络】 1、语法声明： parameter xx = yy; `define XX YY 使用： xx `XX 2、作用域 param ...; 1149 14 0 14

fpga

西西在冰城 2016-5-5 13:18: 【西西学FPGA】Lesson16 Altium Designer; Altium Designer 流程 1 画器件符号 2 器件封装（制作库） 3 画原理图 4 PCB schematic library 器件库 pcb library 封装库 1 mil 0.025 ...; 1290 20 0 20

fpga designer altium

用户1867798 2016-4-30 10:31: 2.深入理解fpga应用设计之验证if_else的不同使用方式; 验证: if_else不同使用方式,出来避免不受欢迎的意外产生的锁存器,同时还可以有效的利用逻辑资源, 修改:关于case,default...... 例 ...; 3947 27 0 27

case if_else default

Hoki 2016-4-29 13:34: 【博客大赛】UltraEdit使用之函数列表显示; 笔者主要用 UltraEdit 写Verilog HDL代码，尝试过 Vim ，用的比较生疏没坚持下来；尝试过 Notepad+ ， Sublime Text 3 ，都感觉一般，其实主要原因还是用UE ...; 2902 18 1 19

博客大赛 ultraedit

用户1867798 2016-4-28 17:23: 24.我与FPGA的恋爱之状态机爱上时序图; 状态机和时序图第一部分：状态机关于状态机笔记,详情查看博主的 http://bbs.ednchina.com/BLOG_ARTICLE_303 ...; 3049 27 1 28

状态机时序图

用户1867798 2016-4-24 20:51: 23.我与FPGA的恋爱之VGA显示; VGA(Video Graphics Array, 视频图形阵列 ) ，是 IBM 于 1987 年提出的一个使用类比讯号的电脑显示标准。 VGA 是最多制造商所共同支持的一个 ...; 1285 23 0 23

vga

用户3669360 2016-4-24 18:56: Quartus II增量编译; 最近在做FPGA项目，之前在学习使用signaltap时了解到增量编译，了解到增量编译的各种好处，后来就想尝试一下。常用的增量编译手段有两种，一种是设计逻辑分区（d ...; 826 2 0 2

quartusii增量编译逻辑分区与物理分区

特权ilove314 2016-4-24 18:06: Xilinx FPGA入门连载74：波形发生器之IP核CORDIC（正弦波）功能仿真; Xilinx FPGA 入门连载 74 ：波形发生器之 IP 核 CORDIC （正弦波）功能仿真特权同学，版权所有配套例程和更多资料下载链接： h ...; 1958 11 0 11

xilinx fpga入门

用户1867798 2016-4-22 16:11: 22.我与FPGA的恋爱之异步双时钟FIFO验证; FIFO一般指的是对数据的存储具有先进先出特性的一个存储器，常被用于数据的缓存或者高速异步数据的交互下图为分别为单时钟FIFO和双时钟FIFO ...; 2387 23 0 23

fifo 异步双时钟 for的使用

特权ilove314 2016-4-21 22:58: Xilinx FPGA入门连载73：波形发生器之IP核CORDIC（正弦波）配置; Xilinx FPGA 入门连载 73 ：波形发生器之 IP 核 CORDIC （正弦波）配置特权同学，版权所有配套例程和更多资料下载链接： http: ...; 2571 9 1 10

xilinx fpga入门

用户1867798 2016-4-21 17:59: 21.我与FPGA的恋爱之ROM/Signaltap_Rom; 1.ROM的读取由于 ROM 是一种只读存储器，所以我们需要一个初始化文件来配置 ROM 中的存储数据，因此接下来，我们需要首先建立这 ...; 1449 20 0 20

rom signaltap

用户1867798 2016-4-21 15:06: 20.我与FPGA的恋爱之RAM/双口RAM; 双口 RAM 的结构，是可以解决跨时钟域的问题，在 a_clk 的时钟下， a 端口的数据不断写入，而 b_clk 的时钟下， b 端口不断把数据读 ...; 990 21 0 21

ram 双口ram

用户1867798 2016-4-21 13:25: 1.我与FPGA的恋爱之我与FPGA的相识; 第一篇博客,我与FPGA的相识. 接触fpga也有一段时间了,现在才开始有时间记录一下个人的学习笔记. Augus希望能通过自己学习以及整理接 ...; 1776 17 2 19

fpga

用户1867798 2016-4-20 21:16: 19.我与FPGA的恋爱之Uart接收数据; UART串口接收模块设计(工业环境) 上次笔记记录过UART发送协议,回顾一下UART发送端发送一个字节数据时序图：对于其中的每一位进行采样 ...; 824 19 0 19

uart接收数据

用户1867798 2016-4-20 19:18: 我与FPGA求交集之Uart-数码管显示; 功能实现: 1.按键控制串口数据接收 2.数码管显示串口接收的数据 ...; 1019 25 0 25

uart 数码管

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