FPGA和CPLD-可编程逻辑器件-第58页-面包板社区

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LoneSurvivor 2017-9-15 22:40: 第三章 3.2——FIR滤波器的FPGA实现（2）; FIR 滤波器的Verilog 代码实现（1）FIR滤波器的串行实现根据 FIR 滤波器的表达式，滤波器实质就是做一个乘累加运算。乘累加运算的次数由滤波器 ...; 1761 15 1 2

博客大赛 fir

LoneSurvivor 2017-9-9 20:26: 第三章 3.2——FIR滤波器的FPGA实现（1）; 一、数字滤波器的背景数字滤波器是从信号中提取用户需要的信息，滤除不需要的干扰成分，根据信号与干扰的不同关系，可以 ...; 3728 9 1 2

博客大赛 fir滤波器

LoneSurvivor 2017-9-2 16:42: 第二章——Cordic算法的FPGA实现; 一、背景介绍 Cordic(Coordinate Rotation Digital Computer) ,坐标旋转数字计算机算法。由Volder于1959年在设计美国航空控制系统的过程 ...; 2883 16 0 16

博客大赛博客大赛 cordic

LoneSurvivor 2017-9-1 14:23: 第一章——无线通信中的数字信号处理基础（笔记）; 第一章——无线通信中的数字信号处理基础; 2309 9 0 9

博客大赛无线通信

安泰维修 2017-8-31 11:50: 通用示波器使用注意事项？; 　　示波器是一种用途十分广泛的电子测量仪器。它能把肉眼看不见的电信号变换成看得见的图象，便于人们研究各种电现象的变化过程。示波器利用狭窄的、由高速电 ...; 916 10 0 10

sunyzz 2017-8-19 10:38: 【博客大赛】AVALON总线介绍; 1 、AVALON总线简介 Avalon 总线是一种协议较为简单的片内总线，是ALTERA公司定义的片上互联总线，该总线可以将诸如NIOS II的CPU与其他外设连接起来 ...; 4487 34 0 34

博客大赛 AVALON 总线

sunyzz 2017-8-16 21:15: 【博客大赛】IC设计低功耗技术四; 五：工艺层面的降低功耗前面几节都是在讨论设计人员如何在前期阶段，中期阶段降低功耗，涉及到软件层面的，硬件层面的，这些技巧基本都是前辈总结出来的， ...; 2822 28 0 28

博客大赛低功耗

sunyzz 2017-8-14 22:35: 【博客大赛】IC设计之低功耗技术三; 四： RTL （寄存器传输）级的低功耗设计 4.1 状态机的设计状态机编码中一般有两种方式，普通的二进制编码，特殊的格雷码，格雷码的特点是两个数据 ...; 3355 28 0 28

博客大赛低功耗格雷码

sunyzz 2017-8-12 10:37: 【博客大赛】IC 设计之低功耗技术一; 一、前言随着计算机技术和微电子技术的迅速发展，嵌入式系统应用领域越来越广泛。节能是全球化的热潮，如计算机里的许多芯片过去用5V供电，现在用3.3V，1. ...; 3595 35 1 2

博客大赛低功耗芯片设计

ETree 2017-8-11 14:11: FPGA设计——基于CPLD的温度计设计; 1. 概述本设计基于CPLD设计一款数字温度计，温度传感器使用DS18B20，CPLD采用EPM240T100C5。DS18B20 具有体积小，硬件开销低(只需要一根信号线)，抗干扰 ...; 1614 15 1 2

sunyzz 2017-8-5 11:38: 【博客大赛】ASIC/FPGA实战设计经验总结; 本篇对 SOC 设计 ,FPGA 设计也有相当大的借鉴意义 . 本着帮助别人 , 提升自己的宗旨 , 记录 , 总结 , 回忆从接触这个行业的所听 , 所记 , ...; 1711 18 0 18

博客大赛，ASIC，FPGA

sunyzz 2017-8-5 11:37: 【博客大赛】SOC 总线-AXI- AHB-AVALON; 总线篇前言：上一章主要讲解了关于时钟的相关内容，包括跨时钟域处理，时序分析等。本章节主要讲解总线部分。总线在 SOC 中扮演非常重要的一部分 ...; 3389 25 0 25

博客大赛，总线，AXI

Jinfangda 2017-7-27 21:36: LV FPGA编程基本的内容; LV FPGA编程基本的内容如何要研究FPGA的话，首先想到的是对于其中资源的思考，而板卡所有的资源有的是接下来的所要掌握的知识点，FPGA基本IO之模拟量输入输 ...; 1533 12 0 12

LabVIEW 博客大赛

用户3867057 2017-7-21 09:31: Error: Top-level design entity "verilog_first" is undefined; Question： Quartus Ⅱ 软件抛出 Error: Top-level design entity verilog_first is undefined Analysis：所建模块名称和顶层文件名称不一致导致 ...; 1755 3 0 3

一博科技 2017-7-21 08:44: 当连接器pin stub≥过孔stub，过孔stub是否还需要背钻？; 我们对于过孔背钻已经不陌生了，针对不同信号速率能留容忍的过孔stub长度，相信很多人心中也有概念了。我们在前篇也提到了连接器过孔stub对信号的影响，有兴趣 ...; 2699 21 0 21

连接器 pin stub 过孔stub 背钻博客大赛

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