FPGA和CPLD-可编程逻辑器件-第54页-面包板社区

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用户3879442 2018-3-18 16:41: ARTIX7 FPGA设计要点; ARTIX7 FPGA性能强大，价格不高，适合做FPGA模块之用。以下是ARTIX7 FPGA设计过程中的要点： 1、内核电压，VCCINT=1.0V，VCC ...; 2264 11 1 2

FPGA开发板 ARTIX FPGA开发板

用户3879442 2018-3-18 09:45: 基于USB 3.0的MIPI接口摄像头开发板; CYPRESS EZ- U SB CX3是业界最灵活的USB 3.0摄像机控制器，凡是支持移动工业处理器界面(MIPI)2类相机串口(CSI-2) ...; 8086 18 0 18

UVC MIPI 摄像头 OV5640 CYUSB3065 UVC MIPI OV5640

快乐的践行者 2018-2-23 17:22: 回来了; 一晃好几年没来这儿了。心麻木了，干什么都没动力。; 1360 10 3 4

小梅哥 2018-1-25 11:04: 【小梅哥FPGA】NIOS II 自定义IP核的静态地址对齐和动态地址对齐 ...; 如果使用静态地址对齐（每个寄存器在Avalon总线上占4个字节的地址）设置IP使用静态地址对齐的方式为，在hw.tcl脚本里加上一局话：set_interface_property a ...; 4123 16 1 3

小梅哥 FPGA NIOS 动态地址对齐静态地址对齐

小梅哥 2018-1-25 11:02: 【小梅哥FPGA】如何在设备驱动冲突导致蓝屏的情况下强制删除该设备驱动 ...; 小梅哥编写，未经允许，不得用于任何商业用途。插上设备，在设备管理器中选择要卸载的设备驱动，卸载其驱动，大家都会，但是万一设备一插上电脑就蓝 ...; 4106 26 0 26

小梅哥 FPGA USB 设备驱动卸载

小梅哥 2018-1-25 10:57: 【小梅哥FPGA】CYUSB3014芯片使用EEPROM无法下载固件说明; 当使用128KB的EEPROM存储CYUSB3014芯片的固件时，需要注意，不同厂家的EEPROM存储器，其A0、A1、A2功能不一样，在设计时电路也不一样。Microchip对应的128KB的 ...; 2653 26 0 26

CYUSB3014 固件下载失败 EEPROM

用户3877503 2018-1-15 10:46: 黑金开发板fpga的sos系统，求助，急; 课设题目，需要用到ps2模块还有beep模块，求助qi; 1170 6 1 2

fpga的sos

LoneSurvivor 2017-10-26 16:53: Xilinx FPGA学习笔记（5）——锁存器和触发器; 1、锁存器（ latch ）锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，当锁存器使能时，输出才会随着输入的变 ...; 2471 8 0 8

锁存器触发器博客大赛

LoneSurvivor 2017-10-26 15:56: Xilinx FPGA学习笔记（4）——SPI协议; 一、注意用veilog 设计程序，始终要明白实际中是一大堆电路，并且在同步电路中，当前的输出在下一个周期才能被采样到。在T1时刻上升沿后，C ...; 2616 14 0 2

verilog vivado 2016 博客大赛 spi协议

LoneSurvivor 2017-10-22 20:10: Xilinx FPGA学习笔记（2）——串并转换移位模块设计; 8bit 串进并出，并进串出 1、源代码 `timescale 1ns / 1ps ///////////////////////////////////////////////////////////////////////// ...; 5536 11 0 11

移位模块 verilog vivado 2016 博客大赛

LoneSurvivor 2017-10-22 17:00: Xilinx FPGA 学习笔记（3）; 一、设计简单的计数器 1、计数器源代码 `timescale 1ns / 1ps /////////////////////////////////////////////////////////////////////////////// ...; 1195 10 0 10

verilog 计数器 vivado 2016 博客大赛

LoneSurvivor 2017-10-22 15:07: Xilinx FPGA学习笔记（2）——verilog中wire 和 reg; 一、wire (组合逻辑) 1.wire用来连接模块实例化的输入和输出端口； 2.wire用作实际模块声明中输入和输出； 3.wire 元素必须由某些东西驱动，并且 ...; 4090 11 0 11

verilog wire VS reg 博客大赛

LoneSurvivor 2017-10-22 14:46: Xilinx FPGA 学习笔记（1）; 一、时序设计方法1.通过状态机来实现，通过verilog控制FPGA，让它该快的时候快，该慢的时候慢。方法2.FPGA中运行CPU 把逻辑控制顺序复 ...; 1695 10 0 10

Xilinx 基础学习博客大赛 vivado 2016

LoneSurvivor 2017-10-19 09:38: Xilinx System Generator 学习笔记（2）编译 Matlab到FPGA; 一、模型的设计原理 SysGen 通过使用 MCode 模块提供了对 Matlab 的直接支持。 MCode 模块支持将输入值应用到 M 函数，用于对使用 ...; 2333 9 0 9

system generator matlab 博客大赛

LoneSurvivor 2017-10-19 09:36: Xilinx System Generator 学习笔记（3）FIR滤波器; 下面介绍使用 SysGen 的 FIR 和 FDATools 设计 FIR 滤波器。 FDATools 模块用来定义滤波器的阶数和系数。 FIR 模块用于 Simulink 仿真和在 ...; 3605 9 0 9

system generator fir滤波器博客大赛

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