FPGA和CPLD-可编程逻辑器件-第50页-面包板社区

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coyoo 2019-8-14 16:05: 原创在ModelSim里添加带路径的文件; 最近在仿真Xilinx的PCIe，用的是其xapp1052下的参考工程，这个工程基于vivado，默认使用vivado自带的仿真器，如果转换成ModelSim的话，vivado会后台自动生成一 ...; 5299 34 0 34

ModelSim Xilinx PCIe

coyoo 2019-8-14 12:20: 原创如何理解Xilinx的BMD？; BM是Bus Master的缩写，其中D是DMA。xapp1052讲使用PCIe的系统中通常有两种硬件实现的DMA，一种是系统DMA（System DMA)，另外一种是总线主机DMA。系统DMA ...; 8290 44 0 3

Bus Master

coyoo 2019-8-14 11:35: 原创如何获取PCIe BAR; 从网上找到一段话：“pc上电初始化的时候,BIOS接管pc的初始化工作，分配管理内存，分配管理io空间，所以开始会扫描主板上的pci设备，并且为扫描到的pci ...; 7455 39 0 3

PCIe BAR

coyoo 2019-8-8 15:19: 原创创建PCIe空间映射子函数; BAR初始化第一步，即BAR_SCAN子函数了解完了，下面我们了解初始化第二步，即TSK_BUILD_PCIE_MAP函数。再次复习下BAR初始化步骤( 在TSK_BAT_INIT任务里面其实 ...; 4362 38 0 38

PCIe BAR Xilinx 仿真映射

coyoo 2019-8-8 14:46: 原创 Type0配置写函数; 在前面了解PCI配置空间、TLP以及Type0配置读的基础上，本文介绍Type0配置写子函数。该子函数产生一个Type0配置写TLP，先来看具体代码： /*************** ...; 3226 25 0 4

PCIe BAR 仿真 Xilinx

coyoo 2019-8-8 12:59: 原创 BAR空间扫描子程序学习（TSK_BAR_SCAN）; 前面博文有介绍在仿真测试功能代码里前面几步分别是设置仿真时间（以防止仿真被无休止挂起）、系统初始化（等待复位被释放以及链路链接ok）、BAR空间初始化等等 ...; 3885 27 0 27

BAR

coyoo 2019-8-8 12:46: 原创学习PCI配置空间（TSK_TX_TYPE0_CONFIGURATION_READ）; PCI总线定义了两类配置请求，一个是Type00h配置请求，另一个是Type 01h配置请求。其中HOST主桥或者PCI桥使用Type 00h配置请求，访问与HOST主桥或者PCI桥直 ...; 5969 29 0 4

配置空间 BAR

coyoo 2019-8-8 12:37: 原创什么是Xilinx的PCIe仿真模型？; 这里所说的Xilinx PCIe仿真模型是指在例化PCIe核时候其自动生成的参考时自动产生的仿真模型，用户可以用此模型来仿真其PCIe设计。这里着重学习为仿真endpoint提 ...; 2642 33 0 3

coyoo 2019-8-7 13:38: 原创 Xilinx的PCIe仿真模型学习; 使用Xilinx的PCIe的时候，例化示例都会自动生成仿真模型，同时官网提供的基于xapp1052的参考设计，也同时提供仿真BMD的仿真模型。即所谓的下行端口模型（downst ...; 6869 29 2 4

Xilinx PCIe 仿真

coyoo 2019-8-6 11:21: 原创 BMD64与BMD128比较; 结合排查之前pio_writeReadBack_test0测试出现的问题，需要参考前人写的相关博客，大部分都是基于BMD64，而我的示例是基于BMD128。 pio_writeReadBack_test0测 ...; 2429 26 0 1

BMD 时序

coyoo 2019-8-5 16:49: 原创仿真Xilinx的PCIe时使用pio_writeReadBack_test0测试问题分析; Xilinx的参考设计仿真给出RP模型下3个测试函数，前两个仿真都通过，只有pio_writeReadBack_test0测试默认的MEM32写和读回的时候，写入和读回的数据不匹配，写入 ...; 5421 28 0 2

Xilinx PCIe 仿真

coyoo 2019-8-2 17:43: 原创 BMD参考设计层次结构（7x）; xapp1052给出的7x参考设计层次结构是基于PIO的，没有更新BMD，下面是我依据PIO层次结构手动修改到BMD设计： xilinx_pcie_2_1_ep_7x | |--pci ...; 3993 26 0 2

简单qqq 2019-8-2 17:10: FPGA基本知识介绍; 首先看数字电路，了解什么是与或非，各种触发器，各种逻辑门，注意！了解即可，但是是怎么工作的一定要透彻透彻透彻透彻！（FPGA用的是HDL也就是硬件描述语言， ...; 1741 15 0 3

简单qqq 2019-8-2 16:28: FPGA的优点和缺点介绍; 我是 MCU 的长期用户和狂热者，特别是对多功能低成本MCU上有着浓厚的兴趣，这种MCU模块能够通过单芯片实现优秀的通信能力。我做过很多有意思的小玩意，包括：M ...; 1321 12 0 12

简单qqq 2019-8-2 13:39: FPGA设计10条经典问答，快看看有没有你需要的！; 1 　　问：可否解释下 FPGA 时序约束设置方法，目前在做一个项目，功能仿真正确，但想进一步优化设计，采用怎样的时序约束才能达到目标呢？　　答: 优化代 ...; 1043 11 0 2

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