FPGA和CPLD-可编程逻辑器件-第57页-面包板社区

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LoneSurvivor 2017-10-22 15:07: Xilinx FPGA学习笔记（2）——verilog中wire 和 reg; 一、wire (组合逻辑) 1.wire用来连接模块实例化的输入和输出端口； 2.wire用作实际模块声明中输入和输出； 3.wire 元素必须由某些东西驱动，并且 ...; 4327 15 0 15

verilog wire VS reg 博客大赛

LoneSurvivor 2017-10-22 14:46: Xilinx FPGA 学习笔记（1）; 一、时序设计方法1.通过状态机来实现，通过verilog控制FPGA，让它该快的时候快，该慢的时候慢。方法2.FPGA中运行CPU 把逻辑控制顺序复 ...; 1774 13 0 13

Xilinx 基础学习博客大赛 vivado 2016

LoneSurvivor 2017-10-19 09:38: Xilinx System Generator 学习笔记（2）编译 Matlab到FPGA; 一、模型的设计原理 SysGen 通过使用 MCode 模块提供了对 Matlab 的直接支持。 MCode 模块支持将输入值应用到 M 函数，用于对使用 ...; 2547 12 0 12

system generator matlab 博客大赛

LoneSurvivor 2017-10-19 09:36: Xilinx System Generator 学习笔记（3）FIR滤波器; 下面介绍使用 SysGen 的 FIR 和 FDATools 设计 FIR 滤波器。 FDATools 模块用来定义滤波器的阶数和系数。 FIR 模块用于 Simulink 仿真和在 ...; 3895 13 0 13

system generator fir滤波器博客大赛

LoneSurvivor 2017-10-9 21:46: Xilinx System Generator 学习笔记（1）; 一、FPGA信号处理的方法在数字信号处理方面， FPGA 比 DSP 具有更多的优势，主要表现在速度和性能。 FPGA 处理的性能取决于处理数据的并行结构， ...; 3369 19 0 19

Syetem Generator Xilinx 博客大赛

LoneSurvivor 2017-9-29 09:27: Vivado嵌入式系统设计（4）——编写软件程序; 下面将为前面构建的嵌入式系统硬件编写软件应用程序，功能是写 zebboard 板上的 LED 灯。通过修改链接脚本文件，将从 BRAM 运行脚本程序。 ...; 3752 16 0 16

vivado 博客大赛

LoneSurvivor 2017-9-28 09:29: Vivado嵌入式系统设计（3）——创建和添加定制IP; 通过使用 IP 封装器，创建并添加一个定制的外设到一个已经存在的处理器系统。主要步骤：创建定制 IP 模板，修改定制 IP 设计模板、使用 IP 封 ...; 5056 13 0 13

vivado 嵌入式系统博客大赛

LoneSurvivor 2017-9-26 10:49: Vivado嵌入式系统设计（2）——在PL添加外设; 新建一个zynq_2的文件夹，将上个实验的工程的文件全部拷贝到这个文件夹。打开这个工程（一）添加两个GPIO实例下面将使能 AXI_M_GP0 接口、F ...; 6493 21 1 2

vivado 博客大赛

LoneSurvivor 2017-9-26 10:13: 第三章 3.1——基于FPGA的数控振荡器; 一、相关背景软件无线电是目前和未来无线通信系统中的关键技术，它的核心思想j让数字化处理（A/D 、D/A）尽量靠近天线，从而将尽可能多的处 ...; 2606 14 0 3

博客大赛 DDS

LoneSurvivor 2017-9-23 14:39: Vivado嵌入式系统设计（2）——在PL内添加外设; 新建一个zynq_2的文件夹，将上个实验的工程的文件全部拷贝到这个文件夹。打开这个工程（一）添加两个GPIO实例下面将使能 AXI_M_GP0 接 ...; 2412 20 0 20

vivado Zynq 博客大赛

LoneSurvivor 2017-9-23 08:08: vivado 嵌入式系统设计（1）; （一）简单的硬件系统设计主要介绍使用IP集成器创建处理器系统，生成顶层HDL到导出设计到SDK,创建一个存储器测试程序。（1）先新建 ...; 2452 17 0 17

vivado 博客大赛 Zynq

LoneSurvivor 2017-9-22 08:57: Vivado 调试工具的使用（3）; (一)使用添加HDL属性调试在要调试的信号前添加如下语句 (*mark_debug=true*) wire dout; (*mark_debug=true*) reg din; (*mark_debug=true ...; 1948 16 0 16

vivado 博客大赛

LoneSurvivor 2017-9-21 22:21: Vivado 调试工具的使用（2）; (一)网表插入调试探测流程的方法当在分层设计时，插入 vivado 工具中的调试核，用于解决不同设计者的不同需求：（1）最高级是在一个简单的向导内， ...; 5067 19 0 19

博客大赛 vivado

LoneSurvivor 2017-9-18 20:24: Vivado 调试工具的使用（1）; (一)调试的方法对 FPGA 的测试，是一个反复迭代，直到满足设计功能和设计时序的过程。对 FPGA 复杂的系统调试，就是把它分解成一个个很小的部 ...; 1938 16 0 16

博客大赛 vivado

LoneSurvivor 2017-9-16 09:04: Vivado下创建和封装用户IP核; Vivado 设计套件为设计者提供了一个以IP为中心的设计流程，这样可以帮助设计者快速地将自己的设计和算法转换为可重用的IP。基于IP-XACT标准， ...; 3525 13 1 2

博客大赛 vivado IP核

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