FPGA和CPLD-可编程逻辑器件-第59页-面包板社区

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sunyzz 2017-8-16 21:15: 【博客大赛】IC设计低功耗技术四; 五：工艺层面的降低功耗前面几节都是在讨论设计人员如何在前期阶段，中期阶段降低功耗，涉及到软件层面的，硬件层面的，这些技巧基本都是前辈总结出来的， ...; 2833 28 0 28

博客大赛低功耗

sunyzz 2017-8-14 22:35: 【博客大赛】IC设计之低功耗技术三; 四： RTL （寄存器传输）级的低功耗设计 4.1 状态机的设计状态机编码中一般有两种方式，普通的二进制编码，特殊的格雷码，格雷码的特点是两个数据 ...; 3374 28 0 28

博客大赛低功耗格雷码

sunyzz 2017-8-12 10:37: 【博客大赛】IC 设计之低功耗技术一; 一、前言随着计算机技术和微电子技术的迅速发展，嵌入式系统应用领域越来越广泛。节能是全球化的热潮，如计算机里的许多芯片过去用5V供电，现在用3.3V，1. ...; 3613 35 1 2

博客大赛低功耗芯片设计

ETree 2017-8-11 14:11: FPGA设计——基于CPLD的温度计设计; 1. 概述本设计基于CPLD设计一款数字温度计，温度传感器使用DS18B20，CPLD采用EPM240T100C5。DS18B20 具有体积小，硬件开销低(只需要一根信号线)，抗干扰 ...; 1622 15 1 2

sunyzz 2017-8-5 11:38: 【博客大赛】ASIC/FPGA实战设计经验总结; 本篇对 SOC 设计 ,FPGA 设计也有相当大的借鉴意义 . 本着帮助别人 , 提升自己的宗旨 , 记录 , 总结 , 回忆从接触这个行业的所听 , 所记 , ...; 1728 18 0 18

博客大赛，ASIC，FPGA

sunyzz 2017-8-5 11:37: 【博客大赛】SOC 总线-AXI- AHB-AVALON; 总线篇前言：上一章主要讲解了关于时钟的相关内容，包括跨时钟域处理，时序分析等。本章节主要讲解总线部分。总线在 SOC 中扮演非常重要的一部分 ...; 3421 25 0 25

博客大赛，总线，AXI

Jinfangda 2017-7-27 21:36: LV FPGA编程基本的内容; LV FPGA编程基本的内容如何要研究FPGA的话，首先想到的是对于其中资源的思考，而板卡所有的资源有的是接下来的所要掌握的知识点，FPGA基本IO之模拟量输入输 ...; 1543 12 0 12

LabVIEW 博客大赛

用户3867057 2017-7-21 09:31: Error: Top-level design entity "verilog_first" is undefined; Question： Quartus Ⅱ 软件抛出 Error: Top-level design entity verilog_first is undefined Analysis：所建模块名称和顶层文件名称不一致导致 ...; 1771 3 0 3

一博科技 2017-7-21 08:44: 当连接器pin stub≥过孔stub，过孔stub是否还需要背钻？; 我们对于过孔背钻已经不陌生了，针对不同信号速率能留容忍的过孔stub长度，相信很多人心中也有概念了。我们在前篇也提到了连接器过孔stub对信号的影响，有兴趣 ...; 2718 21 0 21

连接器 pin stub 过孔stub 背钻博客大赛

小梅哥 2017-7-15 18:11: 【博客大赛】小梅哥FPGA学习笔记——时钟质量对设计的影响; 小梅哥编写，未经许可严禁用于任何商业用途近期，一直在调试使用Verilog编写的以太网发送摄像头数据到电脑的工程（以下简称以太网图传）。该工程基于今年设 ...; 3694 20 0 20

Rain管理 2017-7-12 10:39: 2004至今明星博主列表，附博主群二维码（更新）; 2004年以来，随着Web 2.0的兴起，电子工程师群体在各种社交平台纪录、交流职场从业心得和电子设计经验，EDN电子技术设计、电子工程专辑、国际电子商情见证了这 ...; 4669 21 0 21

明星博主

sunyzz 2017-7-11 21:31: 【博客大赛】时钟切换电路及其注意事项; 时钟同步问题讲完了，下面就开始讲讲soc中另一种常见的情况，有时为了考虑到功耗，性能的问题，某个模块可能在某一种情况下工作在一个频率，另一种情况下工作在 ...; 2699 22 0 22

博客大赛时钟切换

LoneSurvivor 2017-7-9 16:48: Vivado 下调用DDS IP 核产生 1KHz的正弦波; 沐浴着帝都的热浪，不知不觉研究生生活就开始了，下午和晚上急匆匆地去赶着上课，上午就抽出时间完成实验室的培训任务。这次是要用DDS 的IP 核产生一个1k的 ...; 15265 22 1 13

博客大赛 vivado vivado dds ip core

用户1843586 2017-7-5 23:08: 我的第一道菜：三段式状态机; 入职的第一个任务是编写AD7606的驱动逻辑。在这个过程中我知道怎么去根据芯片手册上的时序要求去设计自己的驱动。去官网搜资料，那里会有意想不到的收获。学习 ...; 1024 9 0 9

用户3865415 2017-6-26 14:56: 计算机中的补码与源码; 源码——补码：源码正数：最高位为0，补码为数据本身。源码负数：最高位为1，则符号位不变，其余各位取反后加1 补码——源码补码正数：即符号位 ...; 1029 6 0 6

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