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小梅哥
2017-7-15 18:11
【博客大赛】小梅哥FPGA学习笔记——时钟质量对设计的影响
小梅哥编写,未经许可严禁用于任何商业用途 近期,一直在调试使用Verilog编写的以太网发送摄像头数据到电脑的工程(以下简称以太网图传)。该工程基于今年设 ...
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2017-7-12 10:39
2004至今明星博主列表,附博主群二维码(更新)
2004年以来,随着Web 2.0的兴起,电子工程师群体在各种社交平台纪录、交流职场从业心得和电子设计经验,EDN电子技术设计、电子工程专辑、国际电子商情见证了这 ...
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sunyzz
2017-7-11 21:31
【博客大赛】时钟切换电路及其注意事项
时钟同步问题讲完了,下面就开始讲讲soc中另一种常见的情况,有时为了考虑到功耗,性能的问题,某个模块可能在某一种情况下工作在一个频率,另一种情况下工作在 ...
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LoneSurvivor
2017-7-9 16:48
Vivado 下调用DDS IP 核产生 1KHz的正弦波
沐浴着帝都的热浪,不知不觉研究生生活就开始了,下午和晚上急匆匆地去赶着上课,上午就抽出时间完成实验室的培训任务。这次是要用DDS 的IP 核产生一个1k的 ...
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vivado
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dds ip core
用户1843586
2017-7-5 23:08
我的第一道菜:三段式状态机
入职的第一个任务是编写AD7606的驱动逻辑。在这个过程中我知道怎么去根据芯片手册上的时序要求去设计自己的驱动。去官网搜资料,那里会有意想不到的收获。学习 ...
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用户3865415
2017-6-26 14:56
计算机中的补码与源码
源码——补码: 源码正数:最高位为0,补码为数据本身。 源码负数:最高位为1,则符号位不变,其余各位取反后加1 补码——源码 补码正数:即符号位 ...
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sunyzz
2017-6-7 21:59
【博客大赛】跨时钟域处理注意事项
4、处理跨时钟域时要注意哪些问题 4.1)同步器前不能有组合逻辑电路 如上图,在前一个时钟域的dff输出和后一个时钟域输入之间不能有组合逻辑,原因是 ...
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博客大赛
跨时钟域
sunyzz
2017-6-6 22:08
【博客大赛】IC芯片设计时钟序言
一:时钟篇 前言: 如果把SOC看成人的身体,那么时钟就是身体里的血液,没有血液身体不能获得能量,不能正常的生活,工作,学习;没有时钟,一颗SOC芯片不 ...
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博客大赛
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sunyzz
2017-6-6 22:08
【博客大赛】芯片长三角,优优东南芯
近年来,随着国家对集成电路行业,信息行业的不断重视和投入,产生出一批批优秀的芯片设计公司,例如,华为的海思,紫光的展讯等。这些优秀公司 ...
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sunyzz
2017-6-6 22:07
【博客大赛】IC芯片设计跨时钟域
芯片设计中最重要的就是时钟处理,如何处理好时钟的关系成为一款芯片成功的关键。通常来讲将时钟分为同步时钟和异步时钟两大类。 同步时钟:时钟之间有固定 ...
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博客大赛
跨时钟域
sunyzz
2017-6-6 22:06
【博客大赛】IC芯片设计经验分享1
序言: 从事芯片(或者ASIC或者FPGA)相关的学习和开发已经2-3年了,如果算上本科和研究生的学习阶段,这个数字已经多到两只手数不过来。现在回过头来想想还 ...
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芯片设计
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sunyzz
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【博客大赛】谁怕谁啊,我也是有年终奖的人
谁怕谁啊,我也是有年终奖的人 你们多土豪,我只有一个土 晃眼又是一年的时光走过,悄悄的又到了年尾,还记得年初的那个计划吗,你完成了多少?是不是除 ...
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sunyzz
2017-6-6 22:05
【博客大赛】IC芯片设计经验如何处理跨时钟域1
如何处理跨时钟域 上一节讲了系统中如果出现跨时钟域的数据信号交互如果不进行同步处理可能会出现一系列不可期的问题,那么如果要处理该如何处理呢。 1) ...
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跨时钟域处理
sunyzz
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【博客大赛】跨时钟域处理之握手机制
2、数据信号的处理 一般数据传输时不能采用上面的方式,原因是上面的都是针对控制信号,一般都是单根信号,而数据一般都是1bit的以上的,例如一般的bus传输, ...
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跨时钟域
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sunyzz
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【博客大赛】正式回归---我收获的一年
韶光易逝,青春易主 还有一个月就到2017年了,离上大学的那一年已经快十年了,十年之间,我们是朋友,我们是故人;还有30天就到2017年了,离我工作的那一年 ...
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