FPGA和CPLD-可编程逻辑器件-第83页-面包板社区

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特权ilove314 2015-9-17 22:17: 【博客大赛】Xilinx FPGA入门连载7：新建工程; Xilinx FPGA 入门连载 7 ：新建工程特权同学，版权所有配套例程和更多资料下载链接： http://pan.baidu.com/s/1jGjAhEm ...; 1227 10 0 10

fpga xilinx 博客大赛

洋仔 2015-9-17 13:59: Sobel算子（边缘检测）; 将学习过程记录下来，结合自己的理解，并附上代码，目的是为了使更多像我一样的初学者可以收益，少走弯路。以下是笔者总结，仅供参考，如有错误，望指正！ ...; 2023 8 6 14

sobel；边缘检测

洋仔 2015-9-16 23:03: 串口通信-RS232; RS232是个人计算机上通讯接口之一，通常 RS-232 接口以9个引脚 (DB-9) 或是25个引脚 (DB-25) 的型态出现，现在计算机上面的 COM1 和 COM2。 ...; 1228 7 0 7

串口通信；rs232

特权ilove314 2015-9-15 21:09: 【博客大赛】Xilinx FPGA入门连载6：ISE与Modelsim联合仿真之关联设置; Xilinx FPGA 入门连载 6 ： ISE 与 Modelsim 联合仿真之关联设置特权同学，版权所有配套例程和更多资料下载链接： http://pan.ba ...; 1539 10 0 10

fpga xilinx 博客大赛

特权ilove314 2015-9-15 21:07: 【博客大赛】Xilinx FPGA入门连载5：ISE与Modelsim联合仿真之库编译; Xilinx FPGA 入门连载 5 ： ISE 与 Modelsim 联合仿真之库编译特权同学，版权所有配套例程和更多资料下载链接： ...; 2019 8 0 8

fpga xilinx 博客大赛

用户1720344 2015-9-15 18:45: 有限状态机状态编码问题; 我们可以使用不同的编码风格来描述有限状态机的状态。最流行的的编码风格是one-hot编码，其中每一位的寄存器表示一个状态，已经证明它是最 ...; 1122 7 0 7

fpga

用户1845538 2015-9-14 07:48: 信号的同步---电平信号的同步; 同步是什么？信号为什么要做同步？怎样做同步？以上三个问题是做数字电路设计的工程师有意或无意都要面对的问题，本文就以上三个问题分别论述 ...; 1203 6 0 6

用户1720344 2015-9-13 19:49: SystemVerilog断言，expect构造; SVA支持expect构造，它与Verilog中的等待wait构造相似，关键的区别在expect语句等待的是属性的成功检验。 expect构造后面的代码是作为一个阻塞的 ...; 1669 8 0 8

sva

用户229799 2015-9-13 14:39: ZedBoard USB转UART 使用心得; 装好驱动程序后，在设备管理器里能看到虚拟串口，但是从串口调试工具中一打开串口，串口调试工具就挂了，换了好几个都是这样，也搜了好几个驱动，官 ...; 700 9 0 9

usb转uart

用户231235 2015-9-12 14:58: 可编程逻辑能为微控制器带来什么改变？; 在过去25年里，微控制器的内部外设发生了巨大的变化。最初许多微控制器只包含RAM、ROM，也许还有基本的定时器。随着微控制器的发展，更多的外设被基础到这种单价 ...; 1364 25 0 25

微控制器可编程逻辑

用户1822227 2015-9-11 23:55: Verilog语言中产生随机数的方法; 在Verilog语言中，系统任务 $random函数提供了一个产生随机数的方法。当函数被调用时返回一个32bit的随机数，它是一个带符号的整形数。 $random一般的用 ...; 5690 20 0 20

verilog 随机数

用户1822227 2015-9-11 23:51: Verilog语言中常见的几种数据类型; 1. reg: 可定义的无符号整数变量，最为常数； 2.integer:32位有符号整数变量，算术操作产生二进制补码形式的结果。通常用作不会由硬件实现的数据处理。 ...; 1769 4 0 4

verilog

用户445545 2015-9-11 16:50: (多图) 一种消除异步电路亚稳态的逻辑控制方法; 0 引言　当今的数字系统往往是围绕CPLD/ FPGA 进行设计的, 首选的方案是采用同步时序电路设计 , 也称作单时钟系统, 电路中所有触发器的时钟输入端共享同一 ...; 1287 22 0 22

亚稳态多时钟域异步电路半拍错位同步器

用户374001 2015-9-10 18:58: SystemVerilog验证测试平台编写指南.PDF; 好好看看这本书，对验证的学习很有好处。; 6975 22 0 22

验证 systemverilog 测试平台

小墨同学 2015-9-10 10:28: 零基础学FPGA（三十二）写在京城，多级FIR半带滤波器的FPGA实现; 每次到京城来总不能忘了出去逛逛吧，偌大的北京城去哪呢？炙热的大太阳烤的哪都不想去了，幸好这次有亲戚来北京旅游，搭个顺风车便出去转了一下 ...; 3750 20 1 3

fpga 博客大赛 fir半带滤波器

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