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lzzno1888666_512355874 2015-3-24 20:14: 经验之谈，工程师在电路设计中的八大误区; 我们常常会发现，自己想当然的一些规则或道理往往会存在一些差错。电子工程师在电路设计中也会有这样的例子。下面是一位工程师总结的八大误区点。现象一：这 ...; 882 21 0 21

存储器电路设计 FPGA PCB设计降低功耗

用户1740962 2015-3-24 13:48: 常用板级信号完整性分析模型; 　　为了进行电路模拟，必须先建立元器件的模型，也就是对于电路模拟程序所支持的各种元器件，在模拟程序中必须有相应的数学模型来描述他们，即能用计算机进行 ...; 1313 24 0 24

IBIS 板级信号 SPICE Verilog-AMS

用户1740962 2015-3-24 13:45: (多图) 基于EDA技术的定向型计算机硬件设计; 　　1 引言　　随着计算机技术的迅速发展，计算机系统中使用的硬件部件基本上都采用大规模和超大规模集成电路，这些电路的设计、验证和测试必须使用先进 ...; 897 13 0 13

EDA 定向型计算机 ispLSI1032

用户1740962 2015-3-24 13:45: 编写Testbench的一些技巧; 　　1 Testbench 的结构　　1) 单顶层结构　　一种结构是testbench 只有一个顶层，顶层再把所有的模块实例化进去。打个比方，类似树结构，只有一 ...; 2115 21 0 21

Testbench HDL Verilog 顶层

用户1740962 2015-3-24 13:34: (多图) ModelSim+Synplify+Quartus的Altera FPGA的仿真与验证(1); 软件要求：ModelSimSE、SynplifyPro、QuartusII 适用人群：初学者源代码：mux4_to_1.v 　　工作内容: 1、设计一个多路选择器，利用ModelSimSE做功能仿真 ...; 1193 20 0 20

仿真验证 FPGA Altera Quartus ModelSim Synplify

用户1740962 2015-3-24 13:34: 基于Cadence的ADSL收发器片上系统芯片的设计与实现; 　　非对称数字用户环路（ADSL）是目前宽带接入网技术中最具有前景及竞争力的一种。虽然欧美一些先进国家在ADSL示范网上取得了成功，但在当前 Internet的应用 ...; 929 23 0 23

Cadence 收发器 ADSL Spectra

用户1740962 2015-3-24 13:33: Verilog HDL阻塞属性探究及其应用; 　　 Verilog HDL中，有两种过程赋值方式，即阻塞赋值（blocking）和非阻塞赋值（nonblocking）。阻塞赋值执行时，RHS（right hand statement）估值与更新LH ...; 1107 16 0 16

阻塞赋值 Verilog 层积事件列

用户1740962 2015-3-24 13:32: Verilog模拟PS2协议; 　　下面介绍一下具体过程　　1.明确接线关系，只需接4根线，VCC要+5V，3.3我测试过不能用，时钟和数据线要用bidir双向口线， FPGA 可以不用外接上拉电阻。 ...; 835 13 0 13

FPGA FIFO Verilog

用户1740962 2015-3-24 13:19: 编写属于自己的PCB设计规则检查器; 　　编写属于自己的PCB设计规则检查器具有很多优点，尽管设计检查器并不那么简单，但也并非高不可攀，因为任何熟悉现有编程或脚本语言的设计人员完全能够设计检 ...; 1017 18 0 18

PCB 规则检查器 DRC

用户1740962 2015-3-24 10:49: (多图) 基于PCB 仿真的高速时钟电路设计研究; 　　1 引言　　在北京正负电子对撞机二期升级改造工程(BECPII) 中,北京谱仪(BESIII) 的飞行时间(Time of Flight ,简称:TOF) 读出电子学需要对一种具有25ps ...; 1571 26 0 26

PCB 仿真高速时钟 SigNoise

用户1740962 2015-3-24 10:48: IBIS学习笔记; 　　IBIS(Input/OutputBufferInformationSpecification)模型是基于V/I曲线的对I/OBuffer快速准确建模的方法，其目的是提供一种集成电路制造商与仿真软件供应商 ...; 1354 24 0 24

IBIS 行为模型驱动器模型接收器模型

用户1221358 2015-3-23 08:12: [IIC 2015]PCB论坛见闻; 提前一周就网上登记了3月20日的PCB论坛，客服电话跟我确认当天同时有汽车电子和PCB两个会议，前者有自助午餐，我还是毫不犹豫地回答“参加PCB”，随后手机便 ...; 1208 11 2 13

pcb 发展系统

用户1831175 2015-3-14 22:48: (多图) 最坏情况的电路设计对元件容差的考虑; 如果忽略了容差积累的影响，你就会在完成原型之后遇到种种麻烦。　　制造可靠的硬件要求你在设计阶段就应考虑所有的容差。许多参考文献讨论了由于参数偏差引 ...; 1038 18 0 18

电路元件容差

用户1831175 2015-3-14 22:41: (多图) CADENCE PCB 设计解决方案（2）; 　　PCB制造　　可以进行全套底片加工，裸板装配和测试输出，包括各种格式的Gerber 274x，NC drill和裸板测试，更重要的是，Cadence通过其Valor ODB++界面 ...; 1193 16 0 16

PCB OrCAD CADENCE Allegro

用户1831175 2015-3-14 22:41: CADENCE PCB设计解决方案（1）; 　　复杂的物理和电气规则，高密度的元器件布局，以及更高的高速技术要求，这一切都增加了当今PCB设计的复杂性，不管是在设计过程的哪一个阶段，设计师都需要 ...; 1307 25 1 26

PCB OrCAD CADENCE Allegro

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