FPGA和CPLD-可编程逻辑器件-第115页-面包板社区

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小墨同学 2015-1-29 13:12: 零基础学FPGA （二十二）举一反三，基于SOPC的定时器中断与串口数据收发; SOPC的课程已经结束了，短短4天，要消化的内容还真不少。今天又开始了DDR2 SDRAM的课程，其实在我来北京之前他们已经开始SDRAM的课程了，想起我做 ...; 2412 14 0 14

fpga

用户1728380 2015-1-29 13:03: 评论：@在路上博客中提到的“脉冲边沿检测（Verilog）”; 很好; 754 9 0 9

用户153210 2015-1-28 21:45: 在modelsim中添加altera库; 1. 去除 ModelSim 安装根目录下的“ modelsim.ini ”文件的只读属性。 2. 在 ModelSim 安装根目录下新建文 ...; 1567 11 2 13

工具使用

用户1726367 2015-1-27 15:00: SPI; WISHBONE 接口转换为 SPI 接口：连接图如下： SPI 模型中有 2 个文件： ...; 593 4 0 4

spi

用户1265970 2015-1-26 22:03: Xilinx FPGA的JTAG可以识别，但是不能下载bit文件，INIT_B引脚上拉电阻改为100欧姆后，正常了; 单位做了一批板子，主芯片是spartan6 LX45T，8块板子中有一块下载不了bit文件，但是可以用JTAG识别。检查了一下电源供电，配置方面的一些上拉下 ...; 5132 16 1 17

fpga jtag 配置

用户1753283 2015-1-26 20:37: FPGA设计中组合电路中if else语句和case语句写完全的重要性; 本博客的第一篇博文，先从Verilog的语法说起。在FPGA的设计中，组合逻辑设计中，if else,case 语句要书写完全。基于此我拟写做了如下设计： ...; 1374 13 0 13

fpga latch 组合逻辑

用户1753283 2015-1-26 20:36: FPGA设计中组合电路中if else语句和case语句写完全的重要性; 本博客的第一篇博文，先从Verilog的语法说起。在FPGA的设计中，组合逻辑设计中，if else,case 语句要书写完全。基于此我拟写做了如下设计： ...; 3304 15 0 15

fpga latch 组合逻辑

用户1753283 2015-1-26 20:36: FPGA设计中组合电路中if else语句和case语句写完全的重要性; 本博客的第一篇博文，先从Verilog的语法说起。在FPGA的设计中，组合逻辑设计中，if else,case 语句要书写完全。基于此我拟写做了如下设计： ...; 1613 16 1 17

fpga latch 组合逻辑

bitao1983_395643617 2015-1-26 13:13: 基于FPGA的多波束成像声纳整机硬件电路设计; 引言多波束成像声纳利用了数字成像技术，在海底探测范围内形成距离一方位二维声图像，具有很高的系统稳定性和很强的信号处理能力。但是由于数字成像系统数据 ...; 1833 22 0 22

FPGA 多波束成像声纳发射接收电路波束形成器千兆网传输控制指令

用户1728380 2015-1-25 22:39: 评论：@特权's Blog——永远忠于年轻时的梦想！博客中提到的“Testbench仿真串口自收发通信”; 很好; 575 9 0 9

用户1728380 2015-1-24 20:31: 评论：@鹿天斐's Blog 博客中提到的“对特权同学的16位乘法器代码的理解与修正”; 对啊; 517 7 0 7

用户1656818 2015-1-22 21:59: 实现带你一起搞定NIOS II V12.1开发系列——（一）揭开NIOS II 的身世面纱; 各位正在学习NIOS II的朋友们，首先感谢来“实现”的博客做客，实现在这里向各位看官鞠躬致谢了。书归正传，“实现”开设NIOS II V12.1开发系列的博 ...; 1782 15 1 16

nios

用户1779608 2015-1-21 21:15: 关于I2C和SPI总线协议; 关于I2C 和SPI总线协议 IICvs SPI 现今，在低端数字通信应用领域，我们随处可见IIC (Inter-Integrated Circuit) 和 SPI (Serial ...; 752 10 0 10

spi协议

用户1664191 2015-1-21 16:59: 时序分析经验; 1 ...; 735 10 0 10

fpga 时序约束

用户428044 2015-1-21 14:29: CPLD/FPGA基础知识（三）——IO电平兼容; 8. PLD/FPGA IO 电平兼容原则 l I/O 单元：是芯片与外界电路的接口部分，需要完成不同电气特性下对输入 / 输出信号的驱 ...; 2794 20 0 20

fpga io 电平兼容

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