FPGA和CPLD-可编程逻辑器件-第179页-面包板社区

 

FPGA/CPLD

首页 FPGA/CPLD

用户1494941 2013-9-5 09:52: Xilinx 7系列FPGA使用之CLB探索（三）之多路复用器; 最近有幸与Xilinx的FAE交流了一次，收益颇多，其中讲到了Xilinx FPGA的内部结构，进一步加深了我对FPGA的认识。在 Xilinx 7系列FPGA使用之CLB探索和（ ...; 7298 19 0 19

多路复用器

用户1494941 2013-9-5 09:50: Xilinx 7系列FPGA使用之CLB探索（二）; 在 Xilinx 7系列FPGA使用之CLB探索中研究了CLB的结构，并主要讲述了SLICEM扩展移位寄存器的使用。另外SLICEM还可扩展成分布式RAM，此处就补上对分布式RAM ...; 2198 23 0 23

clb

用户1494941 2013-9-5 09:48: Xilinx 7系列FPGA使用之CLB探索（一）; 7系列FPGA是Xilinx新推出的基于28nm工艺的FPGA，其中包含三个系列：Artix、Kintex和Virtex。因项目要使用kintex7为平台做设计，需要对其内部结构做了研究 ...; 1314 24 0 24

clb

liang890319_284707880 2013-9-5 08:09: fpga学习日记24，代码阅读之实现IIC; （注：如果本文有代码则均搜索于网络或本人编写仅供学习交流之用）本文主要学习iic读写24cxx的编程方法和思想本文建立在前面五篇日记的基 ...; 2760 17 2 19

iic verilog

liang890319_284707880 2013-9-5 08:08: fpga学习日记25，代码阅读之实现SPI; （注：如果本文有代码则均搜索于网络或本人编写仅供学习交流之用）参考资料： http://wenku.baidu.com/view/f5a568a1b0717fd5360cdc59 ...; 3228 13 0 13

verilog spi

FPGADeveloper 2013-9-5 01:02: 高速ADC模块使用说明; 高速ADC模块使用说明; 1107 18 0 18

高速adc模块使用说明

用户416071 2013-9-4 19:30: LCD小结; LCD显示一个点最重要的因素就是点的坐标和点的数据，在具体的程序中所涉及的不是一个个的点，而是若干个有序排列的点的集合，这就是字模。显示子程序 ...; 1275 9 0 9

fpga，lcd

coyoo 2013-9-4 16:53: 【博客大赛】SignalTap II应用小实例之触发位置; SignalTap II 应用小实例之触发位置概述 SignalTap II 一直以来都是笔者调试 Altera FPGA 设计的利器，最近比较有时间静 ...; 3473 24 3 27

altera 博客大赛 signaltap

用户1715035 2013-9-4 11:10: [博客大赛]基于MATLAB生成ROM查找表的DDS-中频载波实现; dds通过matlab 生成的载波nco的实现： verilog代码为：顶层模块：主要是来组合下面两个模块 module ddsshiyan1 (clk , dds_out) ; i ...; 2359 5 0 5

fpga 博客大赛

liang890319_284707880 2013-9-3 21:22: fpga学习日记23，代码阅读之UART时序分析; 本文是在前两篇介绍UART收发文章的基础上的进一步分析前两篇文章为 fpga学习日记14，实现UAR ...; 1367 15 0 15

verilog uart

sunyzz 2013-9-3 11:00: 【博客大赛】Verilog 常见面试题整理; Use verilog hdl to implement a flip-flop with synchronous RESET and SET, a Flip-flop with asynchronous RESET and SET. always@(posedge clk or ...; 3935 12 2 14

verilog 博客大赛面试

用户443437 2013-9-3 09:57: VGA显示256色 1440*900; module vga256( clk_50,rst_n, //系统控制 hsync,vsync, vga_r,vga_g,vga_b // VGA控制 ); input ...; 1176 7 0 7

vga256色

用户1671966 2013-9-3 08:44: Bootloader基础：让你的嵌入式设计具有前瞻性; 世界上很少有什么项目能给嵌入式固件开发人员提供足够多的开发时间。事实上，嵌入式固件开发就好像气体一样，会占据它所在的整个空间。而这往往意味着项目结束阶 ...; 1220 26 0 26

配置工具 Bootloader 引导加载程序嵌入式设计 PSoC3 PSoC5LP

用户1494941 2013-9-3 00:21: 源同步信号跨时钟域采集的两种方法; 对于数据采集接收的一方而言，所谓源同步信号，即传输待接收的数据和时钟信号均由发送方产生。FPGA应用中，常常需要产生一些源同步接口信号传输给外设芯片 ...; 1742 20 0 20

跨时钟域源同步

用户1494941 2013-9-3 00:19: 跨时钟域设计的一点总结（2）; 附录（相关设计技巧）： 1. 慢时钟域到快时钟域的同步及上升（下降）沿检测电路同步和上升沿检测电路：（注意输入B是被反向过的） ...; 2628 21 0 21

跨时钟域

1 ... 175 176 177 178179180 181 182 ... 500 / 500 页下一页

关闭站长推荐

上一条

/3

下一条