FPGA和CPLD-可编程逻辑器件-第181页-面包板社区

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liang890319_284707880 2013-9-2 16:50: fpga学习日记18，Quartus宏模块设计和Signal tap的使用; 第一部分：quartus ii下参数化宏模块的设计第二部分：逻辑分析仪的使用第一部分：参数化模块设计今天上午花了两三个小时来学习quar ...; 2637 18 0 18

fpga verilog 宏模块

liang890319_284707880 2013-9-2 16:30: fpga学习日记21，再探testbench; Testbench 再学习 Testbench 主要用来生成时钟激励和模拟信号提供给测试模块然后通过 modelsim 观察模块的响应 ...; 1709 17 0 17

veilog testbench

liang890319_284707880 2013-9-2 16:08: fpga学习日记20，状态机任务和并行设计思想; 状态机任务和并行思想本文主要写了自己对状态机任务并行思想和流水线设计的一些认识为什么把这几个放在一 ...; 2494 20 0 20

verilog 状态机任务

用户1494941 2013-9-2 10:49: skew与jitter; 系统时序设计中对时钟信号的要求是非常严格的，因为我们所有的时序计算都是以恒定的时钟信号为基准。但实际中时钟信号往往不可能总是那么完美，会出现抖动(J ...; 3502 29 0 29

jitter skew

用户449796 2013-9-2 10:19: verilog中两个常用的选择器if和case; 看过一些资料，是研究if和case的好处和坏处，在什么时候该用if，在什么时候该用case等等的。但是看完这些分析后，并没有很明确地体会到这两者的优缺 ...; 3547 19 0 19

fpga verilog if else 选择器

用户416071 2013-9-1 21:35: 搞定VGA; VGA插头的脚位定义： 1红基色 red 2 绿基色 green 3 蓝基色 blue 4 地址码 ID Bit 5 自测试 ( 各家定义不同 ) 6 红地 7 绿地 8 蓝地 ...; 1001 8 0 8

fpga

liang890319_284707880 2013-9-1 13:17: fpga学习日记19，8月总结和后续学习计划; 8月总结和后续学习计划本文分三个部分第一部分：小结第二部分：疑问点第三部分：后续学习计划第一部分 ...; 1219 17 0 17

fpga verilog

用户1494941 2013-9-1 11:19: 同步复位和异步复位的比较; 一、特点：同步复位：顾名思义，同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。用 Verilog 描述如下 ...; 1133 40 0 40

同步复位异步复位

用户1494941 2013-8-31 18:06: 多周期路径multicycle_path续1; 版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明 http://www.blogbus.com/bb2hh-logs/38665424.html 注明：如需转载， ...; 1240 19 0 19

multicycle_path

用户1494941 2013-8-31 18:05: 多周期路径multicycle_path; 版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明 http://www.blogbus.com/bb2hh-logs/21015786.html 注明：如需转载， ...; 1798 13 0 13

multicycle_path

用户1494941 2013-8-31 18:01: setup time 与 hold time 之三; 版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明 http://www.blogbus.com/bb2hh-logs/20757249.html 注明：如需转载，请 ...; 1277 16 0 16

setup/hold

用户1494941 2013-8-31 18:00: setup time 与 hold time 之二; 版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明 http://www.blogbus.com/bb2hh-logs/20563101.html 注明：如需转载， ...; 1373 19 0 19

setup/hold

用户1494941 2013-8-31 17:58: setup time 与 hold time（1）; 转载，请注明作者出处，谢谢～，Author：pythonlong ic代码的综合过程可以说就是时序分析过程，dc会将设计打散成一个个路经，这些路经上有cell延迟和n ...; 2514 13 0 13

setup/hold

liang890319_284707880 2013-8-31 10:37: fpga学习日记17，第一个综合项目数字时钟; 本文分为两个部分第一部分 verilog知识点简要回顾第二部分数字时钟设计第一部分：verilog知识点回顾 1，数值表示 ...; 1510 20 2 22

verilog 数字时钟

liang890319_284707880 2013-8-30 16:25: fpga学习日记16，驱动LCD1602显示; （注：如果本文有代码则均搜索于网络或本人编写仅供学习交流之用） FPGA驱动LCD1602 驱动1602其实比实现IIC协议要简单要注意读写模式 ...; 3492 30 1 31

verilog lcd 1602

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