FPGA和CPLD-可编程逻辑器件-第181页-面包板社区

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用户1494941 2013-8-31 18:06: 多周期路径multicycle_path续1; 版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明 http://www.blogbus.com/bb2hh-logs/38665424.html 注明：如需转载， ...; 1211 19 0 19

multicycle_path

用户1494941 2013-8-31 18:05: 多周期路径multicycle_path; 版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明 http://www.blogbus.com/bb2hh-logs/21015786.html 注明：如需转载， ...; 1732 13 0 13

multicycle_path

用户1494941 2013-8-31 18:01: setup time 与 hold time 之三; 版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明 http://www.blogbus.com/bb2hh-logs/20757249.html 注明：如需转载，请 ...; 1257 16 0 16

setup/hold

用户1494941 2013-8-31 18:00: setup time 与 hold time 之二; 版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明 http://www.blogbus.com/bb2hh-logs/20563101.html 注明：如需转载， ...; 1367 19 0 19

setup/hold

用户1494941 2013-8-31 17:58: setup time 与 hold time（1）; 转载，请注明作者出处，谢谢～，Author：pythonlong ic代码的综合过程可以说就是时序分析过程，dc会将设计打散成一个个路经，这些路经上有cell延迟和n ...; 2497 13 0 13

setup/hold

liang890319_284707880 2013-8-31 10:37: fpga学习日记17，第一个综合项目数字时钟; 本文分为两个部分第一部分 verilog知识点简要回顾第二部分数字时钟设计第一部分：verilog知识点回顾 1，数值表示 ...; 1485 19 2 21

verilog 数字时钟

liang890319_284707880 2013-8-30 16:25: fpga学习日记16，驱动LCD1602显示; （注：如果本文有代码则均搜索于网络或本人编写仅供学习交流之用） FPGA驱动LCD1602 驱动1602其实比实现IIC协议要简单要注意读写模式 ...; 3460 29 1 30

verilog lcd 1602

liang890319_284707880 2013-8-30 13:26: fpga学习日记15，实现IIC通信; 第一部分IIC介绍第二部分 verilog实现写24c16 IIC总线在嵌入式开发中是常用的总线之一无论是实时时钟，温度传感器还 ...; 7290 19 0 19

iic verilog

用户444552 2013-8-30 11:30: 基于FPGA的串口刷新12864模块; 本人被特权同学带入了FPGA的世界。早上在学习特权同学的博客是忽然突发奇想，为什么不把自己学习FPGA的一些小区是分享给大家呢。说干就干，我就把最近完 ...; 1333 6 4 10

时序数据控制模块 a

用户440970 2013-8-29 15:20: 评论：@专注的力量博客中提到的“fpga学习日记10，初识verilog模块化设计”; 初识verilog模块化设计; 590 6 0 6

用户424052 2013-8-28 16:28: verilog之“缩减运算符”; reg B; reg C; assign C = B; 相当于：C = (( B B ) B ) B ; 注：其他位运算符（~, |, ^, , ^~）都有类似用 ...; 5608 23 4 27

verilog 缩减运算符

liang890319_284707880 2013-8-28 09:45: fpga学习日记14，实现UART发送; （注：如果本文有代码则均搜索于网络或本人编写仅供学习之用） UART是我们经常用到的通信方式之一，无论是RS232 RS485或者两机通信都离不开它 ...; 2046 17 0 17

fpga verilog uart

liang890319_284707880 2013-8-28 09:35: fpga学习日记14，串并转换与锁存器; （注：如果本文有代码则均搜索于网络或本人编写仅供学习之用）移位寄存器和锁存器在开发中是经常遇到的比如拨码开关输入大型LED驱动等 ...; 3090 16 0 16

verilog 寄存器锁存器

用户612616 2013-8-28 09:27: 比较Altera与Xilinx带ARM处理器的FPGA哪个更好？; 　　如今FPGA开始带ARM处理器了。赛灵思（Xilinx）的称作可扩展处理平台，取名Zynq；Altera的称作集成ARM处理器的SoC FPGA。今年3月份，赛灵思推出Zynq；今年10 ...; 3428 6 0 6

ARM FPGA Altera Xilinx

liang890319_284707880 2013-8-27 17:15: fpga学习日记13，驱动LED和数码管; 这算是第二个硬件试验了吧很简单的代码一个按键驱动8个LED 的亮灭按键按下为低电平 LED高电平点亮 (附件为一个LED 流水灯实例 ...; 2152 17 1 18

fpga verilog

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