FPGA和CPLD-可编程逻辑器件-第181页-面包板社区

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liang890319_284707880 2013-9-6 18:13: verilog 不可综合语句; 原文地址 http://bbs.ednchina.com/BLOG_ARTICLE_1770084.HTM （1）所有综合工具都支持的结构： always，assign，begin，end，case，wir ...; 2270 21 0 21

verilog 综合

liang890319_284707880 2013-9-6 17:24: verilog综合与规范（转）; 一：基本 Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。二：verilog语 ...; 1291 16 0 16

verilog 综合

用户443600 2013-9-6 10:20: 关于ISE中的Bitstream Compression; 关于ISE中的Bitstream Compression http://coosign.blog.sohu.com/ Xilinx ISE生成bit文件的属性页里有Enable BitStream Compression的选项，比如V ...; 2618 1 1 2

fpga

用户443600 2013-9-6 10:18: 评论：@emesjx's Blog 博客中提到的“Xilinx FPGA的SelectMAP与BPI配置模式的比较”; SelectMAP与BPI; 902 2 0 2

用户445970 2013-9-5 21:25: 基于FPGA的高速流水线浮点乘法器设计与实现; 1引言在数字化飞速发展的今天，人们对微处理器的性能要求也越来越高。作为衡量微处理器性能的主要标准，主频和乘法器运行一次乘法的周期息息相关。因此，为了 ...; 1287 16 0 16

乘法器流水线图像传感器

用户445970 2013-9-5 21:25: 32位单精度浮点乘法器的FPGA实现; 　　随着计算机和信息技术的快速发展, 人们对微处理器的性能要求越来越高。乘法器完成一次乘法操作的周期基本上决定了微处理器的主频, 因此高性能的乘法器是现 ...; 1462 15 0 15

算法树浮点乘法器 Boo th W allace 波形仿真

用户1494941 2013-9-5 09:55: 如何选择复位方式？; 在一个FPGA项目设计之初，全局网络的建立至关重要，其中包括时钟网络和复位网络。而通常设计者对时钟网络的规划尤为小心，可却忽视了复位网络，这个复位 ...; 1603 27 0 3

复位

用户1494941 2013-9-5 09:52: Xilinx 7系列FPGA使用之CLB探索（三）之多路复用器; 最近有幸与Xilinx的FAE交流了一次，收益颇多，其中讲到了Xilinx FPGA的内部结构，进一步加深了我对FPGA的认识。在 Xilinx 7系列FPGA使用之CLB探索和（ ...; 7434 21 0 21

多路复用器

用户1494941 2013-9-5 09:50: Xilinx 7系列FPGA使用之CLB探索（二）; 在 Xilinx 7系列FPGA使用之CLB探索中研究了CLB的结构，并主要讲述了SLICEM扩展移位寄存器的使用。另外SLICEM还可扩展成分布式RAM，此处就补上对分布式RAM ...; 2318 25 0 25

clb

用户1494941 2013-9-5 09:48: Xilinx 7系列FPGA使用之CLB探索（一）; 7系列FPGA是Xilinx新推出的基于28nm工艺的FPGA，其中包含三个系列：Artix、Kintex和Virtex。因项目要使用kintex7为平台做设计，需要对其内部结构做了研究 ...; 1361 25 0 25

clb

liang890319_284707880 2013-9-5 08:09: fpga学习日记24，代码阅读之实现IIC; （注：如果本文有代码则均搜索于网络或本人编写仅供学习交流之用）本文主要学习iic读写24cxx的编程方法和思想本文建立在前面五篇日记的基 ...; 2804 19 2 21

iic verilog

liang890319_284707880 2013-9-5 08:08: fpga学习日记25，代码阅读之实现SPI; （注：如果本文有代码则均搜索于网络或本人编写仅供学习交流之用）参考资料： http://wenku.baidu.com/view/f5a568a1b0717fd5360cdc59 ...; 3322 14 0 14

verilog spi

FPGADeveloper 2013-9-5 01:02: 高速ADC模块使用说明; 高速ADC模块使用说明; 1144 19 0 19

高速adc模块使用说明

用户416071 2013-9-4 19:30: LCD小结; LCD显示一个点最重要的因素就是点的坐标和点的数据，在具体的程序中所涉及的不是一个个的点，而是若干个有序排列的点的集合，这就是字模。显示子程序 ...; 1389 9 0 9

fpga，lcd

coyoo 2013-9-4 16:53: 【博客大赛】SignalTap II应用小实例之触发位置; SignalTap II 应用小实例之触发位置概述 SignalTap II 一直以来都是笔者调试 Altera FPGA 设计的利器，最近比较有时间静 ...; 3692 25 3 28

altera 博客大赛 signaltap

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