FPGA和CPLD-可编程逻辑器件-第182页-面包板社区

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用户1715035 2013-9-4 11:10: [博客大赛]基于MATLAB生成ROM查找表的DDS-中频载波实现; dds通过matlab 生成的载波nco的实现： verilog代码为：顶层模块：主要是来组合下面两个模块 module ddsshiyan1 (clk , dds_out) ; i ...; 2413 5 0 5

fpga 博客大赛

liang890319_284707880 2013-9-3 21:22: fpga学习日记23，代码阅读之UART时序分析; 本文是在前两篇介绍UART收发文章的基础上的进一步分析前两篇文章为 fpga学习日记14，实现UAR ...; 1435 17 0 17

verilog uart

sunyzz 2013-9-3 11:00: 【博客大赛】Verilog 常见面试题整理; Use verilog hdl to implement a flip-flop with synchronous RESET and SET, a Flip-flop with asynchronous RESET and SET. always@(posedge clk or ...; 4028 15 2 17

verilog 博客大赛面试

用户443437 2013-9-3 09:57: VGA显示256色 1440*900; module vga256( clk_50,rst_n, //系统控制 hsync,vsync, vga_r,vga_g,vga_b // VGA控制 ); input ...; 1265 10 0 10

vga256色

用户1671966 2013-9-3 08:44: Bootloader基础：让你的嵌入式设计具有前瞻性; 世界上很少有什么项目能给嵌入式固件开发人员提供足够多的开发时间。事实上，嵌入式固件开发就好像气体一样，会占据它所在的整个空间。而这往往意味着项目结束阶 ...; 1264 30 0 30

配置工具 Bootloader 引导加载程序嵌入式设计 PSoC3 PSoC5LP

用户1494941 2013-9-3 00:21: 源同步信号跨时钟域采集的两种方法; 对于数据采集接收的一方而言，所谓源同步信号，即传输待接收的数据和时钟信号均由发送方产生。FPGA应用中，常常需要产生一些源同步接口信号传输给外设芯片 ...; 1859 21 0 21

跨时钟域源同步

用户1494941 2013-9-3 00:19: 跨时钟域设计的一点总结（2）; 附录（相关设计技巧）： 1. 慢时钟域到快时钟域的同步及上升（下降）沿检测电路同步和上升沿检测电路：（注意输入B是被反向过的） ...; 2748 22 0 22

跨时钟域

用户1494941 2013-9-3 00:19: 跨时钟域设计的一点总结（1）; 1. 亚稳态的概念说明是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时，既无法预测该单元的输出电平，也无法预测 ...; 1353 18 0 18

跨时钟域

liang890319_284707880 2013-9-2 19:01: fpga学习日记22，代码阅读之实现UART; UART的实现代码阅读和学习说明本文代码来自《深入浅出玩转FPGA》书籍的光盘资料仅作交流学习之用请勿用于其他用途或直接与原书作者联系 ...; 1317 17 0 17

verilog uart

用户1494941 2013-9-2 18:54: 信号边沿检测; 牛崩啊…… 不过我还是云里雾里，于是建立了一个工程测试了一下，下面是RTL：经过他们解说，明白了： ...; 1190 23 0 23

检测沿

用户438960 2013-9-2 18:02: FPGA初步认识; F P G A 采用静态存储器( S R AM) 结构, 属于单元型的 P L D 器件, 它的基本结构是可编程逻辑块, 由许多这样的逻辑块排列成阵列状, ...; 926 5 0 5

fpga

liang890319_284707880 2013-9-2 16:50: fpga学习日记18，Quartus宏模块设计和Signal tap的使用; 第一部分：quartus ii下参数化宏模块的设计第二部分：逻辑分析仪的使用第一部分：参数化模块设计今天上午花了两三个小时来学习quar ...; 2704 19 0 19

fpga verilog 宏模块

liang890319_284707880 2013-9-2 16:30: fpga学习日记21，再探testbench; Testbench 再学习 Testbench 主要用来生成时钟激励和模拟信号提供给测试模块然后通过 modelsim 观察模块的响应 ...; 1786 17 0 17

veilog testbench

liang890319_284707880 2013-9-2 16:08: fpga学习日记20，状态机任务和并行设计思想; 状态机任务和并行思想本文主要写了自己对状态机任务并行思想和流水线设计的一些认识为什么把这几个放在一 ...; 2571 20 0 20

verilog 状态机任务

用户1494941 2013-9-2 10:49: skew与jitter; 系统时序设计中对时钟信号的要求是非常严格的，因为我们所有的时序计算都是以恒定的时钟信号为基准。但实际中时钟信号往往不可能总是那么完美，会出现抖动(J ...; 3591 30 0 30

jitter skew

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