FPGA和CPLD-可编程逻辑器件-第180页-面包板社区

 

FPGA/CPLD

首页 FPGA/CPLD

用户1494941 2013-9-3 00:19: 跨时钟域设计的一点总结（1）; 1. 亚稳态的概念说明是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时，既无法预测该单元的输出电平，也无法预测 ...; 1295 16 0 16

跨时钟域

liang890319_284707880 2013-9-2 19:01: fpga学习日记22，代码阅读之实现UART; UART的实现代码阅读和学习说明本文代码来自《深入浅出玩转FPGA》书籍的光盘资料仅作交流学习之用请勿用于其他用途或直接与原书作者联系 ...; 1260 16 0 16

verilog uart

用户1494941 2013-9-2 18:54: 信号边沿检测; 牛崩啊…… 不过我还是云里雾里，于是建立了一个工程测试了一下，下面是RTL：经过他们解说，明白了： ...; 1121 20 0 20

检测沿

用户438960 2013-9-2 18:02: FPGA初步认识; F P G A 采用静态存储器( S R AM) 结构, 属于单元型的 P L D 器件, 它的基本结构是可编程逻辑块, 由许多这样的逻辑块排列成阵列状, ...; 851 5 0 5

fpga

liang890319_284707880 2013-9-2 16:50: fpga学习日记18，Quartus宏模块设计和Signal tap的使用; 第一部分：quartus ii下参数化宏模块的设计第二部分：逻辑分析仪的使用第一部分：参数化模块设计今天上午花了两三个小时来学习quar ...; 2590 16 0 16

fpga verilog 宏模块

liang890319_284707880 2013-9-2 16:30: fpga学习日记21，再探testbench; Testbench 再学习 Testbench 主要用来生成时钟激励和模拟信号提供给测试模块然后通过 modelsim 观察模块的响应 ...; 1686 16 0 16

veilog testbench

liang890319_284707880 2013-9-2 16:08: fpga学习日记20，状态机任务和并行设计思想; 状态机任务和并行思想本文主要写了自己对状态机任务并行思想和流水线设计的一些认识为什么把这几个放在一 ...; 2425 18 0 18

verilog 状态机任务

用户1494941 2013-9-2 10:49: skew与jitter; 系统时序设计中对时钟信号的要求是非常严格的，因为我们所有的时序计算都是以恒定的时钟信号为基准。但实际中时钟信号往往不可能总是那么完美，会出现抖动(J ...; 3445 27 0 27

jitter skew

用户449796 2013-9-2 10:19: verilog中两个常用的选择器if和case; 看过一些资料，是研究if和case的好处和坏处，在什么时候该用if，在什么时候该用case等等的。但是看完这些分析后，并没有很明确地体会到这两者的优缺 ...; 3503 18 0 18

fpga verilog if else 选择器

用户416071 2013-9-1 21:35: 搞定VGA; VGA插头的脚位定义： 1红基色 red 2 绿基色 green 3 蓝基色 blue 4 地址码 ID Bit 5 自测试 ( 各家定义不同 ) 6 红地 7 绿地 8 蓝地 ...; 974 8 0 8

fpga

liang890319_284707880 2013-9-1 13:17: fpga学习日记19，8月总结和后续学习计划; 8月总结和后续学习计划本文分三个部分第一部分：小结第二部分：疑问点第三部分：后续学习计划第一部分 ...; 1187 16 0 16

fpga verilog

用户1494941 2013-9-1 11:19: 同步复位和异步复位的比较; 一、特点：同步复位：顾名思义，同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。用 Verilog 描述如下 ...; 1103 39 0 39

同步复位异步复位

用户1494941 2013-8-31 18:06: 多周期路径multicycle_path续1; 版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明 http://www.blogbus.com/bb2hh-logs/38665424.html 注明：如需转载， ...; 1194 19 0 19

multicycle_path

用户1494941 2013-8-31 18:05: 多周期路径multicycle_path; 版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明 http://www.blogbus.com/bb2hh-logs/21015786.html 注明：如需转载， ...; 1723 13 0 13

multicycle_path

用户1494941 2013-8-31 18:01: setup time 与 hold time 之三; 版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明 http://www.blogbus.com/bb2hh-logs/20757249.html 注明：如需转载，请 ...; 1241 16 0 16

setup/hold

1 ... 176 177 178 179180181 182 183 ... 500 / 500 页下一页

关闭站长推荐

上一条

/3

下一条