FPGA和CPLD-可编程逻辑器件-第183页-面包板社区

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用户449796 2013-9-2 10:19: verilog中两个常用的选择器if和case; 看过一些资料，是研究if和case的好处和坏处，在什么时候该用if，在什么时候该用case等等的。但是看完这些分析后，并没有很明确地体会到这两者的优缺 ...; 3630 19 0 19

fpga verilog if else 选择器

用户416071 2013-9-1 21:35: 搞定VGA; VGA插头的脚位定义： 1红基色 red 2 绿基色 green 3 蓝基色 blue 4 地址码 ID Bit 5 自测试 ( 各家定义不同 ) 6 红地 7 绿地 8 蓝地 ...; 1055 8 0 8

fpga

liang890319_284707880 2013-9-1 13:17: fpga学习日记19，8月总结和后续学习计划; 8月总结和后续学习计划本文分三个部分第一部分：小结第二部分：疑问点第三部分：后续学习计划第一部分 ...; 1275 17 0 17

fpga verilog

用户1494941 2013-9-1 11:19: 同步复位和异步复位的比较; 一、特点：同步复位：顾名思义，同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。用 Verilog 描述如下 ...; 1170 41 0 41

同步复位异步复位

用户1494941 2013-8-31 18:06: 多周期路径multicycle_path续1; 版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明 http://www.blogbus.com/bb2hh-logs/38665424.html 注明：如需转载， ...; 1308 19 0 19

multicycle_path

用户1494941 2013-8-31 18:05: 多周期路径multicycle_path; 版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明 http://www.blogbus.com/bb2hh-logs/21015786.html 注明：如需转载， ...; 1891 13 0 13

multicycle_path

用户1494941 2013-8-31 18:01: setup time 与 hold time 之三; 版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明 http://www.blogbus.com/bb2hh-logs/20757249.html 注明：如需转载，请 ...; 1357 16 0 16

setup/hold

用户1494941 2013-8-31 18:00: setup time 与 hold time 之二; 版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明 http://www.blogbus.com/bb2hh-logs/20563101.html 注明：如需转载， ...; 1417 19 0 19

setup/hold

用户1494941 2013-8-31 17:58: setup time 与 hold time（1）; 转载，请注明作者出处，谢谢～，Author：pythonlong ic代码的综合过程可以说就是时序分析过程，dc会将设计打散成一个个路经，这些路经上有cell延迟和n ...; 2560 15 0 15

setup/hold

liang890319_284707880 2013-8-31 10:37: fpga学习日记17，第一个综合项目数字时钟; 本文分为两个部分第一部分 verilog知识点简要回顾第二部分数字时钟设计第一部分：verilog知识点回顾 1，数值表示 ...; 1576 22 2 24

verilog 数字时钟

liang890319_284707880 2013-8-30 16:25: fpga学习日记16，驱动LCD1602显示; （注：如果本文有代码则均搜索于网络或本人编写仅供学习交流之用） FPGA驱动LCD1602 驱动1602其实比实现IIC协议要简单要注意读写模式 ...; 3567 30 1 31

verilog lcd 1602

liang890319_284707880 2013-8-30 13:26: fpga学习日记15，实现IIC通信; 第一部分IIC介绍第二部分 verilog实现写24c16 IIC总线在嵌入式开发中是常用的总线之一无论是实时时钟，温度传感器还 ...; 7369 20 0 20

iic verilog

用户444552 2013-8-30 11:30: 基于FPGA的串口刷新12864模块; 本人被特权同学带入了FPGA的世界。早上在学习特权同学的博客是忽然突发奇想，为什么不把自己学习FPGA的一些小区是分享给大家呢。说干就干，我就把最近完 ...; 1435 8 4 12

时序数据控制模块 a

用户440970 2013-8-29 15:20: 评论：@专注的力量博客中提到的“fpga学习日记10，初识verilog模块化设计”; 初识verilog模块化设计; 610 6 0 6

用户424052 2013-8-28 16:28: verilog之“缩减运算符”; reg B; reg C; assign C = B; 相当于：C = (( B B ) B ) B ; 注：其他位运算符（~, |, ^, , ^~）都有类似用 ...; 5667 25 4 29

verilog 缩减运算符

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