FPGA和CPLD-可编程逻辑器件-第186页-面包板社区

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daydayup_yao_738579509 2013-8-7 11:50: 评论：@书写点滴博客中提到的“【博客大赛】Altera FPGA/CPLD高级篇-技巧总结”; 总结得很到位。; 772 13 0 13

sunyzz 2013-8-7 10:32: 【转】跨时钟域设计的一点总结; 1. 亚稳态的概念说明是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时，既无法预测该单元的输出电平，也无法预测何时输 ...; 1432 17 0 17

异步时钟

coyoo 2013-8-5 16:48: 【博客大赛】ALTERA器件中复位电路实现之-异步复位同步化; 所谓异步复位同步化，就是我们通常说的异步复位同步撤除。为了避免纯粹的同步复位和纯粹异步复位的问题，可以使用一种叫做同步化的 ...; 3125 14 0 3

altera 复位博客大赛

sunyzz 2013-8-4 14:02: 【博客大赛】Altera FPGA/CPLD高级篇-技巧总结; 一：模块划分技巧： 1）对每个同步时序设计的子模块的输出使用寄存器； 2）将相关的逻辑或者可以复用的逻辑划分在同一模块内； ...; 1370 14 0 14

fpga 博客大赛

用户424052 2013-8-3 22:48: 如何正确使用FPGA的时钟资源; 把握DCM、PLL、PMCD和MMCM知识是稳健可靠的时钟设计策略的基础。赛灵思在其FPGA中提供了丰富的时钟资源，大多数设计人员在他们的FPGA设计中或多或少都会用 ...; 1569 17 0 17

fpga

sunyzz 2013-8-3 09:34: 【转】扇入与扇出; 1.门电路的扇入扇出扇入系数，是指门电路允许的输入端数目。一般TTL电路的扇入系数 Nr为1～5，最多不超过8。若芯片输入端数多于实际要求的数目，可 ...; 2170 10 0 10

sunyzz 2013-8-2 20:23: 【博客大赛】Verilog编码风格注意事项总结; 第1部分：命令规则每个文件只包含一个module，module名要小写，并且与文件名保持一致除parameter外，信号名全部小写，名字中的两个词之间用下划线 ...; 1627 18 1 19

verilog 博客大赛

用户1601656 2013-8-2 16:34: 思---初识matlab---基于Simulink的FIR滤波器设计与仿真; 一直对信号分析与处理有着比较浓厚的兴趣，只可惜数学水平挺一般，难以将兴趣发展为 job ，因此就蜻蜓点水了。公司里的几乎人人都会 simulink ，而我 ...; 2380 10 0 10

滤波器模块滤波设置 a

用户1601656 2013-8-2 16:33: 思---IIR滤波器设计方法; Impulse invariance, Bilinear transformation 。首先要明确一点，我们是单纯地设计数字滤波器，和采样模拟信号没有任何关系，滤波器的指标 ...; 1031 11 0 11

模拟滤波器数字滤波 a

用户1601656 2013-8-2 16:18: 思--初识matlab---Simulink的FIR滤波器设计和仿真; 一直对信号分析与处理有着比较浓厚的兴趣，只可惜数学水平挺一般，难以将兴趣发展为 job ，因此就蜻蜓点水了。公司里的几乎人人都会 simulink ，而我 ...; 7179 17 1 18

滤波器模块滤波设置 a

coyoo 2013-8-2 15:04: 【博客大赛】ModelSim自动化仿真问题一例; 今天要仿真的时候遇到一个问题，当我点击batch文件启动自动仿真时，dos界面一闪而过，ModelSim软件并没有成功启动。虽然有一段时间没有使用ModelSim仿真了， ...; 1725 18 0 18

altera modelsim 博客大赛

用户436773 2013-8-1 20:08: 基于DSP Builder的DDS设计; 为了更熟练地掌握DSP Builder的设计技能。决定找几个相关的例子来做一下。今天，其实是昨天就把模型搭建好了，只是一直不出波形。先来看一下，我参照书上搭建 ...; 1074 14 2 16

dds dsp_builder

用户1687253 2013-8-1 18:47: 关于modulsim10.0c仿真问题; 刚刚开始接触modelsim仿真，今天对一个简单的源代码进行仿真，当我将源代码和textbench加载到modelsim库中编译通过后，点击仿真出现了下面的这个情况： ...; 2175 10 0 10

modelsim仿真

特权ilove314 2013-8-1 14:39: SF-CY3 FPGA套件开发指南 Ver6.12 pdf发布; 2013-07-28 V6.12 更新8.6.6小节。; 2579 12 14 26

fpga 特权同学

sunyzz 2013-8-1 11:05: 【博客大赛】夏宇闻《verilog数字系统设计教程》语法注意事项—总结; 夏宇闻《 verilog 数字系统设计教程》语法注意事项 — 总结第三章：数据类型及其常量和变量 1 ）网络（ wire ）类型的变量不能存储值，而且必 ...; 1508 16 0 16

verilog 博客大赛夏宇闻

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