FPGA和CPLD-可编程逻辑器件-第186页-面包板社区

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特权ilove314 2013-8-16 11:24: 【博客大赛】Nexys3学习手记6：Clocking; Nexys3学习手记6：Clocking 这一节，我们首先会来了解下Nexys3上的主角儿XC6SLX16（Spartan-6家族）的时钟资源，当然不会照搬ug382.p ...; 2820 15 1 16

clock 博客大赛

coyoo 2013-8-15 16:33: 【博客大赛】利用SignalTap II调试ALTERA器件一例; 调试工具： Altera的SignalTap II 目标器件：Altera的ArriaGX 主要功能模块：Altera的FIFO函数由于项目中使用到了很 ...; 2413 16 0 16

altera fifo 博客大赛 signaltap

用户441847 2013-8-14 17:11: 安装Xilinx Ise13,.2和modelsim se10.1a; 今天学习安装Xilinx Ise13,.2和modelsim se10.1a两款软件，Xilinx Ise13,.2挺好安装的，按照步骤来，最后的**也是很简单，但是在modelsim se10.1a的时候，我 ...; 2032 6 0 6

modelsim的安装

sunyzz 2013-8-14 10:51: 【博客大赛】Verilog奇数-小数分频; 1、半整数分频占空比不为50% //说明：设计的史上最好用的半整数分频占空比不为50%，包含设计思路 module div_5(clk,clk_div,cnt1,cnt2,te ...; 5707 21 5 26

博客大赛分频

sunyzz 2013-8-14 10:49: 【博客大赛】常见触发器-锁存器电路结构完整版; 1 、什么是触发器？能够存储 1 位二值信号的基本单元电路统称触发器。 2 、 SR 锁存器：其是各种触发器电路的基本构成部分 ...; 3146 16 0 16

博客大赛触发器锁存器

FPGADeveloper 2013-8-14 01:11: 强势围观中！！！; 基于XILINX FPGA 的嵌入式系统设计与开发创芯FPGA系列书+板，强势结合，内容极其丰富、价格极其低廉，开发设计模 ...; 968 10 1 11

fpga 基于xilinx 的嵌入式系统设计与开发

用户1687253 2013-8-11 09:59: 课本上的一个比较器的例子的问题; 最近在学习Verilog 数字系统教程这本书，看到课本上的一个关于比较器的例子。我就把代码抄写到软件中，然后写了一个简单的Textbench想看看波形，结果发现并不 ...; 1508 11 3 14

fpga

特权ilove314 2013-8-9 08:36: 《深入浅出玩转FPGA》第二版上市; 内容简介本书收集整理了作者在 FPGA 学习和实践中的经验点滴。书中既有日常的学习笔记，对一些常用设计技巧和方法进行深入探 ...; 5854 15 8 23

fpga

用户444283 2013-8-7 23:21: 评论：@HXHNTTXLLA's Blog 博客中提到的“用verilog写的电子时钟的程序”; dianzishizhong; 525 3 0 3

sunyzz 2013-8-7 17:12: 【转好文】RTL编码风格所造成的仿真和综合的不匹配; RTL编码风格所造成的仿真和综合的不匹配 1.0 简介 ASIC或者FPGA设计就是把一个想法或者概念转换成物理实现的过程。这篇文章讨论了HDL编码风格所造成的RTLGa ...; 1642 20 0 20

仿真综合

daydayup_yao_738579509 2013-8-7 11:54: 评论：@趣于电子博客中提到的“关于verilog和数字电路的关系（一）”; 分析得很到位; 711 18 0 18

daydayup_yao_738579509 2013-8-7 11:50: 评论：@书写点滴博客中提到的“【博客大赛】Altera FPGA/CPLD高级篇-技巧总结”; 总结得很到位。; 781 13 0 13

sunyzz 2013-8-7 10:32: 【转】跨时钟域设计的一点总结; 1. 亚稳态的概念说明是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时，既无法预测该单元的输出电平，也无法预测何时输 ...; 1453 18 0 18

异步时钟

coyoo 2013-8-5 16:48: 【博客大赛】ALTERA器件中复位电路实现之-异步复位同步化; 所谓异步复位同步化，就是我们通常说的异步复位同步撤除。为了避免纯粹的同步复位和纯粹异步复位的问题，可以使用一种叫做同步化的 ...; 3154 15 0 3

altera 复位博客大赛

sunyzz 2013-8-4 14:02: 【博客大赛】Altera FPGA/CPLD高级篇-技巧总结; 一：模块划分技巧： 1）对每个同步时序设计的子模块的输出使用寄存器； 2）将相关的逻辑或者可以复用的逻辑划分在同一模块内； ...; 1384 15 0 15

fpga 博客大赛

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