FPGA和CPLD-可编程逻辑器件-第185页-面包板社区

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特权ilove314 2013-8-16 11:26: 【博客大赛】Nexys3学习手记7：MicroBlaze小试牛刀（1）; 有了前面两个实例的铺垫，下面这个工程就要带大家尝试搭建一个基于MicroBlaze的应用。特权同学也是第一次接插Xilinx的嵌入式开发平 ...; 2824 15 0 15

开发 ic 博客大赛

特权ilove314 2013-8-16 11:25: 【博客大赛】Nexys3学习手记8：FT232之高速UART（1）; Nexys3学习手记8：FT232之高速UART 继续上一节的工程，这里要接着在XPS上扩展一个UART外设，配合板载的USB2UART芯片FT232R做个高速串 ...; 3071 16 1 17

it uart 博客大赛

特权ilove314 2013-8-16 11:25: 【博客大赛】Nexys3学习手记7：MicroBlaze小试牛刀（2）; 接着我们来看看Ports部分，如图11所示。这里展开External Ports便是该系统所有需要与外部进行直接隐射的管脚。LEDS_TRI_O便是8个连接到板上 ...; 3624 14 1 15

博客大赛

特权ilove314 2013-8-16 11:25: 【博客大赛】Nexys3学习手记8：FT232之高速UART（2）; 接下来要看软件的了，打开SDK并定位Workspace到本实例工程的SDK_workspace目录下。我们点击mysoc_hw_platform目录下的system.xml，此时发现并 ...; 3887 16 1 17

it 数据博客大赛

特权ilove314 2013-8-16 11:24: 【博客大赛】Nexys3学习手记6：Clocking; Nexys3学习手记6：Clocking 这一节，我们首先会来了解下Nexys3上的主角儿XC6SLX16（Spartan-6家族）的时钟资源，当然不会照搬ug382.p ...; 2811 13 1 14

clock 博客大赛

coyoo 2013-8-15 16:33: 【博客大赛】利用SignalTap II调试ALTERA器件一例; 调试工具： Altera的SignalTap II 目标器件：Altera的ArriaGX 主要功能模块：Altera的FIFO函数由于项目中使用到了很 ...; 2323 15 0 15

altera fifo 博客大赛 signaltap

用户441847 2013-8-14 17:11: 安装Xilinx Ise13,.2和modelsim se10.1a; 今天学习安装Xilinx Ise13,.2和modelsim se10.1a两款软件，Xilinx Ise13,.2挺好安装的，按照步骤来，最后的**也是很简单，但是在modelsim se10.1a的时候，我 ...; 2017 6 0 6

modelsim的安装

sunyzz 2013-8-14 10:51: 【博客大赛】Verilog奇数-小数分频; 1、半整数分频占空比不为50% //说明：设计的史上最好用的半整数分频占空比不为50%，包含设计思路 module div_5(clk,clk_div,cnt1,cnt2,te ...; 5664 20 5 25

博客大赛分频

sunyzz 2013-8-14 10:49: 【博客大赛】常见触发器-锁存器电路结构完整版; 1 、什么是触发器？能够存储 1 位二值信号的基本单元电路统称触发器。 2 、 SR 锁存器：其是各种触发器电路的基本构成部分 ...; 3123 15 0 15

博客大赛触发器锁存器

FPGADeveloper 2013-8-14 01:11: 强势围观中！！！; 基于XILINX FPGA 的嵌入式系统设计与开发创芯FPGA系列书+板，强势结合，内容极其丰富、价格极其低廉，开发设计模 ...; 937 10 1 11

fpga 基于xilinx 的嵌入式系统设计与开发

用户1687253 2013-8-11 09:59: 课本上的一个比较器的例子的问题; 最近在学习Verilog 数字系统教程这本书，看到课本上的一个关于比较器的例子。我就把代码抄写到软件中，然后写了一个简单的Textbench想看看波形，结果发现并不 ...; 1463 11 3 14

fpga

特权ilove314 2013-8-9 08:36: 《深入浅出玩转FPGA》第二版上市; 内容简介本书收集整理了作者在 FPGA 学习和实践中的经验点滴。书中既有日常的学习笔记，对一些常用设计技巧和方法进行深入探 ...; 5818 13 8 21

fpga

用户444283 2013-8-7 23:21: 评论：@HXHNTTXLLA's Blog 博客中提到的“用verilog写的电子时钟的程序”; dianzishizhong; 513 3 0 3

sunyzz 2013-8-7 17:12: 【转好文】RTL编码风格所造成的仿真和综合的不匹配; RTL编码风格所造成的仿真和综合的不匹配 1.0 简介 ASIC或者FPGA设计就是把一个想法或者概念转换成物理实现的过程。这篇文章讨论了HDL编码风格所造成的RTLGa ...; 1597 19 0 19

仿真综合

daydayup_yao_738579509 2013-8-7 11:54: 评论：@趣于电子博客中提到的“关于verilog和数字电路的关系（一）”; 分析得很到位; 704 17 0 17

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