FPGA和CPLD-可编程逻辑器件-第238页-面包板社区

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用户1600457 2012-3-1 22:48: 【博客大赛】 modelsim仿真ROM的注意点; mif文件是用来给Quautus综合网表用的，而hex可以被用来作为modelsim仿真的数据输入用。换句话说modelisim对mif文件不支持，而只对hex文件支持。用models ...; 3711 12 3 15

fpga modelsim mif 博客大赛

用户404801 2012-2-28 22:59: 图像的直方图均衡; 1，MATLAB代码： clear all %一，图像的预处理，读入彩色图像将其灰度化 PS=imread('1.jpg'); %读入JPG彩色图像文 ...; 1512 11 0 11

fpga

用户1600457 2012-2-21 21:19: 流水线加法器（适用符号型数据）; 所谓流水线的概念可能大家都不陌生，通俗的讲就是本来是一条龙服务的，现在将整个环节分割成几小段，然后让这几个分段同时开始各自的工作，最后将这些小段连 ...; 2009 15 1 16

verilog 流水线加法器

用户1600457 2012-2-15 16:51: FPGA中系统运行频率计算方法（转）; 我们的设计需要多大容量的芯片？我们的设计能跑多快？这是经常困扰工程师的两个问题。对于前一个问题，我们可能还能先以一个比较大的芯片实现原型，待原型完 ...; 1811 20 1 21

fpga 频率

用户1644113 2012-2-14 14:19: 【转】说说Timing这回事; 【转】说说Timing这回事 Intro 问：一个FPGA设计项目需要用哪些评判标准来检验？功能正确； ...; 1638 12 0 12

要求时序数据

用户245909 2012-2-6 12:44: 高速信号采集USB2.0传输系统设计; 作者：herizon_fei 之前做一个项目，需要对微弱光信号进行较高速（采样率1M）的8位信号采集，然后将数据传输到PC，交由上位机进行处理。这里将 ...; 1668 28 3 31

usb2.0 slavefifo cy7c68013 高速采集系统设计

用户1644113 2012-2-5 20:24: FPGA学习笔记2-Quartus2简介; FPGA学习笔记2-Quartus2简介 Quartus2简介特性概述全集成设计工具：多种设计输入方法逻辑综合布局布线仿真时序和功耗分 ...; 3101 13 0 13

设计时序编程

用户1644113 2012-2-5 18:06: FPGA学习笔记1-基础与配置; FPGA学习笔记1-基础与配置 FPGA优点和基础解决工程师的问题：更短的设计周期标准不断发展突出的产品优势更好的性能有限的 ...; 1434 18 1 19

设计电路测试数据控制

用户413306 2012-2-4 16:38: vhdl 变量与信号区别 type符号使用; 以下内容是转帖自：http://blog.sina.com.cn/s/blog_679178c30100jmry.html 1.VHDL描述的是硬件，而不是软件。在所有的设计开始之前在心目中都应当有一 ...; 6097 4 0 4

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用户413306 2012-2-4 12:42: 一个简单的加法状态机; 下面是一个状态机的程序，是我们的一个项目工程中的一段，只是思想比较简单，所以说我把它给摘录了下来，以后工程项目中可以用到 proc ...; 1498 6 0 6

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用户413306 2012-2-4 12:28: 博客主要功能介绍; 本人qq：117838621，昵称：司令本人在此开博的目的是在学习fpga/cpld/vhdl/verilog 的学习过程中遇到的问题和解决的方法，以及学习中涉及的程序代码等发 ...; 1252 5 0 5

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用户413306 2012-2-4 12:13: vhdl 从d触发器程序理解vhdl语法; 以下内容是根据《eda技术使用手册》第三版中的一个实例的介绍下面是一个d触发器的代码 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ...; 3316 6 0 6

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用户413306 2012-2-3 23:09: verilog 入门共阳极流水灯; //流水灯：Max300a 3128atc100-10,24Mhz，led是共阳极的。 //实现的功能中间每隔1s点亮流水灯。 //流水灯：Max300a 3128atc100-10,24Mhz ...; 2841 5 1 6

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用户413306 2012-2-3 23:01: 以半加器解释vhdl case 元件例化等语法; 【例4-20】 LIBRARY IEEE; --半加器描述（2） USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT （a, b : IN STD_LOGI ...; 5049 8 0 8

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用户413306 2012-2-3 22:57: quartus ii 波形仿真例子：计数器设计; quartus ii 波形仿真例子：计数器设计发布时间：2012-02-03 18:53:38 简单介绍一下我学习如何使用quartus ii进行波形仿真，作为以后使用， ...; 10807 10 0 10

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