FPGA和CPLD-可编程逻辑器件-第240页-面包板社区

 

FPGA/CPLD

首页 FPGA/CPLD

用户1318081 2011-10-24 11:39: Infinera在DTN-X多太比特分组光传送网平台中选用Stratix V FPGA; 2010年10月21号，北京 —— Altera公司 (NASDAQ:ALTR)今天宣布，Infinera在其最近发布的DTN-X多太比特分组光传送网(P-OTN)平台上选用了28-nm Stratix? V GX FPGA ...; 1562 10 0 10

用户145710 2011-10-24 10:09: 【原创】 Xilinx DDR控制器使用中的一些问题; Xilinx DDR 控制器使用中的一些问题 XILINX 公司在最新的 Spartan6 中集成了 MCB 硬核，它可以支持到 DDR3-800 ，而且对于大多数厂家 ...; 4096 8 2 10

用户145710 2011-10-24 10:08: 【原创】使用HDL Designer 加速设计之流程配置; 使用 HDL Designer 加速设计之流程配置 1， HDL Designer Serie s 简介 HDL Designer Series 是 Mentor 公司一 ...; 8428 11 0 11

用户145710 2011-10-24 10:08: 【原创】使用HDL Designer 加速设计之Design Check; 使用 HDL Designer 加速设计之 Design Checker Design Checker 作为 HDL Designer 的一个组件，主要是用来检查语法规则和代码风格 ...; 7184 12 0 12

FPGADeveloper 2011-10-23 22:15: MICROBLAZE 之归纳学习; 最近花了一个多月的时间将DPD算法用C编程，在MATLAB 与 VC下仿真后，移植至MicroBlaze，周5跑了两个版本出来，不管是使用BRAM还是外部的SRAM，都通过了~ ...; 1207 7 0 7

用户1609127 2011-10-22 18:26: Verilog的私私细语 - 时钟化和信号的长度; 目录第2章时钟化和信号的长度 2.01 一个时钟一块数据的概念 2.02 信号时钟化 2.03 深入了解模块的沟通 2.04 电平检测模块的整合（即时事件在时序 ...; 3233 12 3 15

用户76946 2011-10-21 17:24: Altera新的SoC FPGA集成了ARM处理器和FPGA; Altera 公司日前发布其基于 ARM 的 SoC FPGA 系列产品， Altera 公司产品及企业市场副总裁 Vince Hu 告诉本刊记者，在此款 SoC FPG ...; 3204 10 1 11

用户1626069 2011-10-21 16:25: 关于采样率; 采样率是指将声音（模拟信号）转换成mp3（数字信号）时的采样频率，也就是单位时间内采样多少点。一个采样点数据有8（甚至更多）个比特。比特率是指每秒传 ...; 1232 7 0 7

用户183270 2011-10-21 15:27: （转）ISE tips; Install - 不要把ISE装在FAT32上 Don't install ISE on hard drive partition with FAT32. It will have permission errors. Reference: AR32796 ...; 3550 10 0 10

用户1626069 2011-10-21 14:50: 对于工作的系统认识; ic 设计前端到后端的流程和 eda 工具？设计前端也称逻辑设计，后端设计也称物理设计，两者并没有严格的界限，一般涉及到与工艺有关的设计就是后 ...; 1190 7 0 7

用户1577717 2011-10-21 11:32: verilog学习笔记——电子时钟; 初学verilog，写的第一个程序——电子时钟，有很多不足，程序有待优化，还需请教大家。一起交流一起进步。 module clkseg(clk,rst,d ...; 1092 1 0 1

用户1626069 2011-10-20 20:01: IIS与采样率的关系; 看IIS的spec的时候知道他是有SCLK、LRCLK、CDCLK，可是到底为什么要有这些信号，他们对于IIS有什么样的作用，其实自己一直都不是很清晰，应该对于这个进行整理 ...; 4082 6 3 9

用户1318081 2011-10-20 12:18: 从SPOC Builder 到 Qsys 的移植指南; an632_CN.pdf 本应用笔记介绍了如何将您的设计从 SOPC Builder 移植到 Qsys 的指南以及涉及到的其它相关问题。; 1751 15 0 15

用户205897 2011-10-18 15:27: verilog实例_3-8译码器; module decoder(out,in); output out; input in; assign out = 1'b1in; endmodule; 2305 7 0 7

用户1644113 2011-10-17 21:39: 《设计与验证Verilog HDL》的确不错; 前几天在图书馆借了本《设计与验证 Verilog HDL 》之前也是看特权同学介绍了这本书现在正在看的确写得很好收获很大 ...; 2108 11 0 11

1 ... 236 237 238 239240241 242 243 ... 500 / 500 页下一页

关闭站长推荐

上一条

/3

下一条